AI IC測(cè)試仍任重道遠(yuǎn)。

AI加速器的應(yīng)用場(chǎng)景極為廣泛，既用于大語(yǔ)言模型訓(xùn)練，也用于基于大模型的推理預(yù)測(cè)。它可在自動(dòng)駕駛中實(shí)時(shí)處理傳感器與攝像頭數(shù)據(jù)，用于智能手機(jī)、相機(jī)、無(wú)人機(jī)等設(shè)備上的AI邊緣應(yīng)用，甚至能加速疫苗研發(fā)進(jìn)程。但AI系統(tǒng)的測(cè)試是一場(chǎng)全新的挑戰(zhàn)。測(cè)試內(nèi)容涵蓋高速接口、多處理器以及復(fù)雜的多層存儲(chǔ)架構(gòu)，還包括光接口相關(guān)測(cè)試。這類(lèi)測(cè)試需要覆蓋裸芯片、HBM、終測(cè)、系統(tǒng)級(jí)測(cè)試以及現(xiàn)場(chǎng)測(cè)試。這種多裸片、多接口的測(cè)試模式，要求可測(cè)性設(shè)計(jì)（DFT）與測(cè)試方法實(shí)現(xiàn)創(chuàng)新，包括引入流式掃描技術(shù)、增加更多在線應(yīng)力測(cè)試與切割后模塊測(cè)試，以覆蓋所有潛在失效點(diǎn)。

隨著封裝尺寸不斷增大，新型測(cè)試搬運(yùn)設(shè)備與更大規(guī)格的JEDEC托盤(pán)將成為必需。測(cè)試工程師還需應(yīng)對(duì)先進(jìn)工藝節(jié)點(diǎn)下出現(xiàn)的新型失效問(wèn)題，包括混合鍵合界面、硅通孔（TSV）、凸點(diǎn)界面以及硅中介層處的失效。測(cè)試是AI芯片發(fā)展過(guò)程中最為關(guān)鍵的一環(huán)，必須能夠覆蓋從晶圓探針測(cè)試到數(shù)據(jù)中心系統(tǒng)內(nèi)運(yùn)行的全流程失效檢測(cè)。

IBM研究院AI硬件研究工程師JohnDavid Lancaster表示：“積極的一面是，AI加速器計(jì)算引擎可針對(duì)一組更聚焦、更可預(yù)測(cè)的負(fù)載進(jìn)行測(cè)試，因?yàn)槲覀兦宄鋵⒁獔?zhí)行的運(yùn)算類(lèi)型。而挑戰(zhàn)在于，這類(lèi)引擎通常支持多種精度格式，會(huì)讓精確比特級(jí)預(yù)期結(jié)果的設(shè)定變得復(fù)雜。此外，推理任務(wù)的啟停會(huì)引發(fā)大幅瞬態(tài)功率波動(dòng)，進(jìn)而對(duì)加速器上的電源完整性電路造成應(yīng)力；若未完成充分表征，可能導(dǎo)致設(shè)備在運(yùn)行中失效。”

AI測(cè)試首先需要明確被測(cè)器件（DUT）的特性。愛(ài)德萬(wàn)測(cè)試P93k產(chǎn)品線業(yè)務(wù)開(kāi)發(fā)經(jīng)理Daniel Simoncelli表示：“在這類(lèi)AI系統(tǒng)中，通常單個(gè)計(jì)算核心會(huì)在同一裸片上復(fù)制數(shù)十乃至數(shù)千個(gè)，因此與CPU這類(lèi)異構(gòu)設(shè)計(jì)相比，其架構(gòu)更為同質(zhì)化，測(cè)試范圍也更明確。而運(yùn)行大語(yǔ)言模型的AI芯片，其軟件棧是定制化的，需要對(duì)芯片施加應(yīng)力，驗(yàn)證其系數(shù)運(yùn)算是否準(zhǔn)確。與此同時(shí)，測(cè)試對(duì)象還包含數(shù)十億個(gè)晶體管，因此復(fù)雜度主要來(lái)源于需要灌入這些器件的海量掃描數(shù)據(jù)。”

熱管理與電源管理問(wèn)題在系統(tǒng)級(jí)測(cè)試中至關(guān)重要。安靠科技高級(jí)總監(jiān)兼制造測(cè)試專家Vineet Pancholi表示：“AI加速器的電流密度極高，平臺(tái)內(nèi)每個(gè)封裝功耗可達(dá)300瓦至2000瓦。在封裝設(shè)計(jì)中，小芯片的精準(zhǔn)布局以實(shí)現(xiàn)隔熱是關(guān)鍵架構(gòu)決策。測(cè)試過(guò)程中，每個(gè)裸片關(guān)鍵區(qū)域的熱點(diǎn)不僅會(huì)影響自身性能，還會(huì)波及相鄰裸片。內(nèi)核門(mén)控測(cè)試向量可在晶圓分揀、終測(cè)與系統(tǒng)級(jí)測(cè)試中實(shí)現(xiàn)熱管理，同時(shí)通過(guò)導(dǎo)熱界面材料（TIM）以及定制風(fēng)冷、液冷測(cè)試頭保障量產(chǎn)測(cè)試順利進(jìn)行。”

什么是AI加速器？

AI加速器并非單一器件，而是由集成數(shù)千個(gè)核心的小芯片、HBM與SRAM共同組成的系統(tǒng)，可為算法提供大規(guī)模并行處理能力。這與擁有2至8個(gè)核心、按順序處理請(qǐng)求且負(fù)載類(lèi)型截然不同的CPU形成明顯區(qū)別。CPU可面向通用場(chǎng)景，而AI加速器通常為特定任務(wù)設(shè)計(jì)。例如NPU專注于深度學(xué)習(xí)，TPU則擅長(zhǎng)并行矩陣乘法與張量運(yùn)算，這些正是神經(jīng)網(wǎng)絡(luò)的核心數(shù)學(xué)運(yùn)算。基于GPU的模塊是最早出現(xiàn)的AI加速器（至今仍用于游戲與圖形處理），因其可在實(shí)現(xiàn)低延遲操作的同時(shí)完成并行計(jì)算。但與GPU不同，AI加速器更優(yōu)先保障內(nèi)存的高帶寬讀寫(xiě)，從而實(shí)現(xiàn)更快運(yùn)算與更低功耗。

圖 1：在2.5D與3D封裝架構(gòu)中，裸片間接口的驗(yàn)證與測(cè)試至關(guān)重要。來(lái)源：泰瑞達(dá)

數(shù)據(jù)中心模塊主要分為兩類(lèi)。泰瑞達(dá)半導(dǎo)體測(cè)試事業(yè)部產(chǎn)品營(yíng)銷(xiāo)高級(jí)總監(jiān)Jeorge Hurtarte解釋道：“AI模塊是一種異構(gòu)集成先進(jìn)封裝，包含一顆或多顆GPU、一組HBM堆疊、高速串行接口，以及集成在中介層上的共封裝光學(xué)器件。第二類(lèi)則是在中介層上集成交換機(jī)、高速接口與共封裝光學(xué)（CPO）的模塊。AI數(shù)據(jù)中心模塊并非單一xPU，后者最大尺寸僅26mm×33mm，而當(dāng)前這類(lèi)模塊已達(dá)100mm×100mm，很快將擴(kuò)展至150mm×150mm，因此必須以系統(tǒng)視角開(kāi)展測(cè)試。”

裸片間接口測(cè)試中，信號(hào)完整性保障是一大重點(diǎn)。西門(mén)子EDA 3D-IC可測(cè)性設(shè)計(jì)與良率技術(shù)賦能經(jīng)理Quoc Phan 表示：“2.5D與3D封裝在小芯片高速接口處帶來(lái)顯著的信號(hào)完整性與噪聲隔離問(wèn)題。傳統(tǒng)故障模型已不足以檢測(cè)這類(lèi)復(fù)雜裸片間連接或先進(jìn)封裝內(nèi)部產(chǎn)生的缺陷，因此必須開(kāi)發(fā)專用互聯(lián)測(cè)試與監(jiān)測(cè)方案。這些裸片間連接還直接影響可測(cè)性設(shè)計(jì)測(cè)試向量的傳輸，亟需創(chuàng)新的DFT方法，通過(guò)UCIe等高速接口高效實(shí)現(xiàn)裸片間測(cè)試數(shù)據(jù)的生成與傳輸。”

盡管存在上述差異，芯片測(cè)試的核心目標(biāo)并未改變。新思科技首席產(chǎn)品經(jīng)理Sri Ganta表示：“測(cè)試的首要目標(biāo)仍是以最低成本實(shí)現(xiàn)最高測(cè)試質(zhì)量。但針對(duì)先進(jìn)工藝節(jié)點(diǎn)、熱應(yīng)力與電源應(yīng)力、多裸片系統(tǒng)以及現(xiàn)場(chǎng)/系統(tǒng)內(nèi)運(yùn)行場(chǎng)景，新增了更多測(cè)試需求。”

對(duì)于AI模塊而言，片上監(jiān)測(cè)單元的重要性日益凸顯。proteanTecs首席執(zhí)行官ShAICohen表示：“端到端優(yōu)化已成為必然需求。如今已無(wú)法先打造極致芯片，再構(gòu)建極致系統(tǒng)，最后搭建極致機(jī)柜并以此組建數(shù)據(jù)中心，因?yàn)檫@樣會(huì)浪費(fèi)大量性能與功耗。當(dāng)前核心目標(biāo)是確保針對(duì)每一種負(fù)載，甚至每幾個(gè)時(shí)鐘周期都完成優(yōu)化，實(shí)現(xiàn)整體功耗最低、性能最高。”

多裸片測(cè)試新時(shí)代也推動(dòng)了企業(yè)間的深度協(xié)作。PDF Solutions首席執(zhí)行官John Kibarian表示：“量產(chǎn)復(fù)雜度極高，需要協(xié)調(diào)來(lái)自多家供應(yīng)商的基板、基底裸片、第三方組件、各類(lèi)封裝技術(shù)、封測(cè)廠配置與測(cè)試系統(tǒng)。盡管半導(dǎo)體行業(yè)曾攜手攻克過(guò)重大工程難題，但規(guī)模化小芯片量產(chǎn)需要更深層次的協(xié)作，尤其是系統(tǒng)廠商越來(lái)越多地集成來(lái)自不同供應(yīng)商的組件。這種協(xié)同需貫穿初始導(dǎo)入與持續(xù)量產(chǎn)全過(guò)程，并具備快速適配不同產(chǎn)品型號(hào)的靈活性。”

這一新趨勢(shì)也進(jìn)一步凸顯了可測(cè)性設(shè)計(jì)創(chuàng)新的重要性。Phan表示：“AI芯片測(cè)試已成為當(dāng)前半導(dǎo)體工程領(lǐng)域的前沿挑戰(zhàn)，AI模塊極高的架構(gòu)復(fù)雜度與大規(guī)模并行特性帶來(lái)了巨大考驗(yàn)。”

掃描測(cè)試邁入流式時(shí)代

掃描測(cè)試（又稱結(jié)構(gòu)測(cè)試）已實(shí)現(xiàn)顯著提速以適配新需求，主要用于檢測(cè)數(shù)百萬(wàn)個(gè)焊料凸點(diǎn)連接中的開(kāi)路、短路等制造缺陷。

AI系統(tǒng)并行架構(gòu)的一個(gè)弊端是電路失效后難以定位。愛(ài)德萬(wàn)測(cè)試的Simoncelli表示：“若部分器件在良率提升階段出現(xiàn)失效，診斷會(huì)更為復(fù)雜。當(dāng)測(cè)試出現(xiàn)失效比特或失效向量時(shí)，無(wú)法確定芯片內(nèi)數(shù)千個(gè)核心中究竟是哪一個(gè)出現(xiàn)問(wèn)題。因此測(cè)試設(shè)備端工具需要識(shí)別掃描網(wǎng)絡(luò)，以實(shí)現(xiàn)失效測(cè)試序列的定位映射。為加速這一過(guò)程，我們正引入PCIe等高速接口。優(yōu)勢(shì)在于，不同測(cè)試環(huán)節(jié)間的測(cè)試內(nèi)容傳輸變得更為簡(jiǎn)便，因?yàn)榫A分揀、終測(cè)與系統(tǒng)級(jí)測(cè)試已實(shí)現(xiàn)統(tǒng)一標(biāo)準(zhǔn)。”

便捷程度取決于具體測(cè)試對(duì)象。西門(mén)子EDA Phan表示：“大規(guī)模存儲(chǔ)使用需求與龐大架構(gòu)規(guī)模，給量產(chǎn)測(cè)試中的可控性與可觀測(cè)性帶來(lái)困難。從DFT角度來(lái)看，測(cè)試向量的生成、傳輸與執(zhí)行變得極為復(fù)雜，覆蓋如此龐大架構(gòu)所需的向量體量巨大，進(jìn)而導(dǎo)致測(cè)試時(shí)間延長(zhǎng)。此外，眾多核心與存儲(chǔ)接口的并發(fā)運(yùn)行，使得測(cè)試過(guò)程中的DFT電源管理成為關(guān)鍵問(wèn)題，功耗可能出現(xiàn)大幅飆升。”

HBM測(cè)試的技術(shù)演進(jìn)

Phan 表示：“由于搭載數(shù)千個(gè)計(jì)算核心與多層存儲(chǔ)架構(gòu)，AI系統(tǒng)同時(shí)依賴片上 SRAM 與片外 DRAM，數(shù)據(jù)傳輸速率可達(dá)每秒TB級(jí)。大規(guī)模存儲(chǔ)使用需求與龐大架構(gòu)規(guī)模，給量產(chǎn)測(cè)試中的可控性與可觀測(cè)性帶來(lái)困難。從DFT角度來(lái)看，測(cè)試向量的生成、傳輸與執(zhí)行變得極為復(fù)雜，覆蓋如此龐大架構(gòu)所需的向量體量巨大，進(jìn)而導(dǎo)致測(cè)試時(shí)間延長(zhǎng)。此外，眾多核心與存儲(chǔ)接口的并發(fā)運(yùn)行，使得測(cè)試過(guò)程中的 DFT 電源管理成為關(guān)鍵問(wèn)題，功耗可能出現(xiàn)大幅飆升。”

HBM由多層DRAM裸片堆疊而成，當(dāng)前主流規(guī)格最高可達(dá) 12 層，裸片間通過(guò)基底邏輯裸片通信 —— 該基底裸片近期已取代傳統(tǒng)DRAM基底裸片。Simoncelli 表示：“基底裸片負(fù)責(zé)對(duì)上方堆疊的存儲(chǔ)芯片完成全部檢測(cè)。而在芯片切割后通常還需進(jìn)行一輪測(cè)試，因?yàn)檫@類(lèi)封裝極為脆弱且成本高昂。HBM 成本可占整個(gè)封裝成本的 50% 以上，因此盡早檢測(cè)垂直結(jié)構(gòu)中的微小變化、捕捉潛在失效至關(guān)重要。為此，客戶正考慮新增測(cè)試環(huán)節(jié)，有人稱之為部分裝配測(cè)試，也有人稱之為切割后裸片測(cè)試，這類(lèi)測(cè)試有望在未來(lái)一兩年內(nèi)落地。”

片上監(jiān)測(cè)單元可布置在裸片邊緣，用于檢測(cè)切割后的缺陷。proteanTecs Cohen 表示：“若要實(shí)現(xiàn)高精度工藝檢測(cè)，部分監(jiān)測(cè)單元需要布置在邊緣。這正是多裸片與普通裸片的區(qū)別所在。多裸片架構(gòu)中，裸片邊緣狀態(tài)的可視性更為重要，以便掌握裸片間的運(yùn)行狀況。”

隨著SK海力士、美光、三星等HBM廠商從HBM3、HBM3E向HBM4迭代，核心目標(biāo)是在不超過(guò)單張硅片厚度（775 微米，含基底裸片）的有限堆疊高度內(nèi)集成更多DRAM裸片，從而提升存儲(chǔ)容量。HBM4 的標(biāo)準(zhǔn)厚度較 HBM3/3E 的 720 微米限制有所放寬。

HBM4廠商預(yù)計(jì)仍將采用微凸點(diǎn)連接16層DRAM裸片，后續(xù)再引入混合鍵合技術(shù)，下一代產(chǎn)品則有望集成 20 層DRAM裸片與 1 層基底裸片。實(shí)現(xiàn)高帶寬所需的大量信號(hào)通道，意味著每一代HBM都將采用數(shù)量更多、密度更高的硅通孔（TSV），微凸點(diǎn)間距與尺寸將進(jìn)一步縮小至 20 至 30 微米。

新思科技首席產(chǎn)品經(jīng)理 Faisal Goriawalla 表示：“為實(shí)現(xiàn)低延遲高帶寬，HBM 存儲(chǔ)采用極寬接口（1K 位、2K 位，正向 4K 位演進(jìn)）。為提升容量，HBM標(biāo)準(zhǔn)將堆疊層數(shù)從12層、16層提升至20層。這提升了互聯(lián)密度與存儲(chǔ)堆疊中的 TSV 數(shù)量，隨著微凸點(diǎn)總量大幅增加，外部凸點(diǎn)間距也隨之縮小。對(duì)DRAM廠商而言，這帶來(lái)了熱管理、電源分配網(wǎng)絡(luò)、布線、可靠性與 TSV 容量等多方面挑戰(zhàn)。”

但HBM良率責(zé)任該由誰(shuí)承擔(dān)？Goriawalla 表示：“DRAM廠商會(huì)向ASIC廠商或原始設(shè)備制造商交付已知合格裸片存儲(chǔ)，但封裝裝配后問(wèn)題如何界定？例如，系統(tǒng)廠商如何在終測(cè)中檢測(cè)互聯(lián)線上的固定故障？鑒于HBM與 xPU 間凸點(diǎn)間距極小、高帶寬互聯(lián)信號(hào)數(shù)量龐大，系統(tǒng)集成商很難通過(guò)自動(dòng)測(cè)試設(shè)備（ATE）對(duì)封裝后的DRAM完成全面測(cè)試。”

他還強(qiáng)調(diào)了測(cè)試時(shí)間與測(cè)試覆蓋率之間的平衡。“即便一顆 8G DRAM芯片，在 ATE 上完成全面測(cè)試也需要數(shù)秒時(shí)間。因此為用戶提供測(cè)試時(shí)間與覆蓋率的調(diào)節(jié)能力至關(guān)重要，僅在必要時(shí)開(kāi)展詳細(xì)物理失效分析（PFA）。”

不過(guò)HBM測(cè)試并未止于系統(tǒng)級(jí)測(cè)試，數(shù)據(jù)中心還需開(kāi)展系統(tǒng)內(nèi)測(cè)試以排查老化相關(guān)失效。Goriawalla 解釋道：“在設(shè)備維護(hù)或計(jì)劃停機(jī)期間，用戶可執(zhí)行特定的行錘測(cè)試，檢測(cè)DRAM中的邊緣性能問(wèn)題或潛在靈敏度缺陷，以預(yù)防災(zāi)難性失效。更具挑戰(zhàn)性的是，定制HBM等新興方案中，HBM 基底裸片現(xiàn)已采用邏輯工藝制造（而非DRAM廠商的存儲(chǔ)工藝）。這為 SoC 設(shè)計(jì)師提供了更高的設(shè)計(jì)劃分靈活性，但也增加了已知合格堆疊與已知合格封裝的測(cè)試復(fù)雜度。”

圖 2：定制HBM中，由于DRAM基底裸片采用邏輯工藝制造，測(cè)試難度進(jìn)一步提升。來(lái)源：新思科技

基于上述諸多原因，測(cè)試方法與接入性、測(cè)試時(shí)間、不同場(chǎng)景測(cè)試需求、定制HBM的出現(xiàn)，HBM測(cè)試已成為重大挑戰(zhàn)與瓶頸，也是 2.5D IC 設(shè)計(jì)中必須重點(diǎn)考量的環(huán)節(jié)。

測(cè)試可及性

大約15年前，頭部器件廠商、測(cè)試企業(yè)與封測(cè)廠已意識(shí)到，多裸片封裝中部分裸片測(cè)試可及性不足將成為重大問(wèn)題，這也推動(dòng)了 IEEE 1838 標(biāo)準(zhǔn)的制定。該標(biāo)準(zhǔn)旨在實(shí)現(xiàn)堆疊裸片與測(cè)試設(shè)備的通信，并通過(guò)全新 DFT 架構(gòu)實(shí)現(xiàn)堆疊內(nèi)非接觸裸片間的互聯(lián)通信。

盡管AI子系統(tǒng)測(cè)試存在諸多特殊性，行業(yè)仍可沿用現(xiàn)有測(cè)試方法。安靠測(cè)試業(yè)務(wù)開(kāi)發(fā)高級(jí)總監(jiān) Scott Carroll 表示：“AI封裝測(cè)試與單片xPU測(cè)試存在差異，主要原因是封裝內(nèi)裸片間互聯(lián)的測(cè)試可及性不足。但所有xPU邏輯測(cè)試方案，包括符合 IEEE 1838 標(biāo)準(zhǔn)、通過(guò) EDA 流程開(kāi)發(fā)的自動(dòng)測(cè)試向量生成（ATPG）、掃描測(cè)試、結(jié)構(gòu)化功能測(cè)試等，均適用于AI模塊。”

小芯片級(jí)邏輯實(shí)現(xiàn)標(biāo)準(zhǔn)從多方面提供了助力。Carroll 表示：“從 DFT 角度來(lái)看，UCIe 通過(guò)冗余修復(fù)、位寬降級(jí)與通道反轉(zhuǎn)等物理層核心特性簡(jiǎn)化了量產(chǎn)測(cè)試，可選特性還可支持收發(fā)端差分眼圖寬度與高度驗(yàn)證。為滿足加速器與內(nèi)存間的低延遲需求，AI負(fù)載對(duì) I/O 數(shù)據(jù)速率要求持續(xù)提升（32Gbps 至 64Gbps），近端與遠(yuǎn)端環(huán)回 DFT 技術(shù)協(xié)同使用以保障充分測(cè)試覆蓋率。”Carroll 指出，行業(yè)正持續(xù)協(xié)作優(yōu)化 DFT 方案，IEEE P3405 工作組便是其中之一，該小組有望提出裸片間互聯(lián)測(cè)試生成與檢測(cè)模塊及其他測(cè)試方法。

另一項(xiàng)挑戰(zhàn)是驗(yàn)證處理器（xPU）與HBM間的連接。當(dāng)前二者通過(guò)微凸點(diǎn)與硅中介層相連。愛(ài)德萬(wàn)測(cè)試的 Simoncelli 表示：“在電氣層面保障這類(lèi)連接可靠性存在重大挑戰(zhàn)。盡管可對(duì)凸點(diǎn)進(jìn)行光學(xué)檢測(cè)，但這并非電氣測(cè)試，因此需在處理器與封裝完成連接后開(kāi)展電氣測(cè)試。”

引腳可及性是另一項(xiàng)難題。泰瑞達(dá)的 Hurtarte 表示：“先進(jìn)封裝無(wú)法接觸全部引腳，因此需要通過(guò) DFT 接口以系統(tǒng)視角完成測(cè)試。例如，西門(mén)子的流式掃描網(wǎng)絡(luò)（SSN）可輔助自動(dòng)測(cè)試設(shè)備提速掃描測(cè)試，因此必須配備合適的接口以實(shí)現(xiàn)系統(tǒng)級(jí)測(cè)試。”

圖 3：芯片廠商正探索新增測(cè)試環(huán)節(jié)，尤其在切割/單顆化工序之后。來(lái)源：泰瑞達(dá)

Hurtarte 補(bǔ)充道：“另一重要接口是光接口，因?yàn)榻档凸牡年P(guān)鍵路徑之一是從銅互聯(lián)轉(zhuǎn)向硅光子技術(shù)。我們近期推出了面向光學(xué)測(cè)試的量產(chǎn)自動(dòng)測(cè)試系統(tǒng)，取代了傳統(tǒng)機(jī)架式實(shí)驗(yàn)室設(shè)備。”

Lancaster介紹了 IBM 的系統(tǒng)級(jí)測(cè)試（SLT）方案。“在量產(chǎn)階段，我們以盡可能?chē)?yán)苛的條件對(duì)板級(jí)形態(tài)的芯片施加應(yīng)力，包括在特定電壓與溫度偏置下運(yùn)行AI負(fù)載，目標(biāo)是壓縮測(cè)試中的失效運(yùn)行裕度，從而確保芯片與板卡在實(shí)際部署中的穩(wěn)定性。”

這類(lèi)測(cè)試需要多層級(jí)方案協(xié)同。Lancaster 表示：“在這些階段，我們啟用全套診斷模式，包括校驗(yàn)所有比特級(jí)精確結(jié)果，從硬件層面驗(yàn)證最高負(fù)載的AI模型。由于企業(yè)級(jí)客戶對(duì)現(xiàn)場(chǎng)失效率要求極低，我們的測(cè)試流程包含全面硬件驗(yàn)證，從模塊級(jí)測(cè)試到完整系統(tǒng)級(jí)集成與應(yīng)力測(cè)試。這種多層級(jí)方案保障了芯片及其集成平臺(tái)的可靠性。”

一項(xiàng)行業(yè)通用原則是，測(cè)試設(shè)備應(yīng)能施加兩倍于器件實(shí)際運(yùn)行所需的電壓應(yīng)力。Lancaster 表示：“為全面檢測(cè)芯片上的所有組件，我們配備了針對(duì)芯片特定模塊與接口的硬件驗(yàn)證測(cè)試套件。這些測(cè)試在不同頻率、電壓與溫度下運(yùn)行，并啟用完整診斷檢測(cè)。此外，這些測(cè)試通過(guò)專用硬件測(cè)試設(shè)備調(diào)度執(zhí)行，這類(lèi)設(shè)備可提供比常規(guī)客戶負(fù)載更深的可視性與更高的應(yīng)力水平，確保在比終端用戶實(shí)際使用更嚴(yán)苛的條件下提前發(fā)現(xiàn)問(wèn)題。”

結(jié)語(yǔ)

AI加速器的發(fā)展剛剛起步，但測(cè)試領(lǐng)域已積累大量經(jīng)驗(yàn)。安靠 Pancholi 表示：“AI IC測(cè)試仍任重道遠(yuǎn)。但隨著首批產(chǎn)品完成封裝與測(cè)試，我們將收集更多數(shù)據(jù)與見(jiàn)解，復(fù)盤(pán)優(yōu)化空間與核心經(jīng)驗(yàn)，并以此完善未來(lái)AI產(chǎn)品的測(cè)試方案。”

*聲明：本文系原作者創(chuàng)作。文章內(nèi)容系其個(gè)人觀點(diǎn)，我方轉(zhuǎn)載僅為分享與討論，不代表我方贊成或認(rèn)同，如有異議，請(qǐng)聯(lián)系后臺(tái)。