北京
芯東西（公眾號(hào)：aichip001）
作者 陳駿達(dá)
編輯 心緣
芯東西5月25日?qǐng)?bào)道，今天，據(jù)《人民日?qǐng)?bào)》報(bào)道，華為公司董事、半導(dǎo)體業(yè)務(wù)部總裁何庭波在2026國(guó)際電路與系統(tǒng)研討會(huì)上，正式發(fā)表“韜（τ）定律”。這也是被業(yè)界譽(yù)為“華為芯片女皇”的何庭波，今年首次公開(kāi)演講。
“韜（τ）定律”是中國(guó)在全球半導(dǎo)體領(lǐng)域首次提出指導(dǎo)產(chǎn)業(yè)發(fā)展的新原則。基于該定律，華為過(guò)去六年已成功設(shè)計(jì)并量產(chǎn)了381款芯片。今年秋季，華為將發(fā)布新的麒麟手機(jī)芯片，完整采用邏輯折疊技術(shù)，大幅提升相關(guān)性能。
“韜定律”提出以“時(shí)間縮微”替代“幾何縮微”，以系統(tǒng)性降低時(shí)間常數(shù)（韜τ）為目標(biāo)，通過(guò)邏輯折疊等創(chuàng)新技術(shù)，持續(xù)壓縮信號(hào)傳播時(shí)延，不斷提升晶體管密度，實(shí)現(xiàn)半導(dǎo)體與電子系統(tǒng)的持續(xù)演進(jìn)。預(yù)計(jì)到2031年，基于該定律的高端芯片晶體管密度將達(dá)到1.4納米制程的同等水平。
“韜定律”構(gòu)建了貫穿器件、電路、芯片到系統(tǒng)層面的多層級(jí)協(xié)同優(yōu)化體系：
（1）器件層面：通過(guò)優(yōu)化晶體管和互連電阻及寄生電容，從物理底層最大限度縮微器件級(jí)時(shí)間常數(shù)τ；
（2）電路層面：通過(guò)邏輯折疊技術(shù)突破傳統(tǒng)平面布局的物理邊界，顯著縮短關(guān)鍵路徑的走線長(zhǎng)度并有效降低信號(hào)傳播的電阻和電容負(fù)載，實(shí)現(xiàn)晶體管密度和電路性能大幅提升；
（3）芯片層面：通過(guò)“軟件、架構(gòu)、芯片”的全棧軟硬芯協(xié)同設(shè)計(jì)，基于實(shí)際工作負(fù)載實(shí)現(xiàn)指令流和數(shù)據(jù)流的細(xì)粒度控制，提高系統(tǒng)級(jí)并行度和效率，大幅降低端到端執(zhí)行時(shí)間；
（4）系統(tǒng)層面：定義靈衢總線，重構(gòu)計(jì)算系統(tǒng)互聯(lián)協(xié)議，實(shí)現(xiàn)超節(jié)點(diǎn)的統(tǒng)一內(nèi)存編址和原生內(nèi)存語(yǔ)義，大幅降低系統(tǒng)通信時(shí)延。
近年來(lái)，摩爾定律面臨物理極限和經(jīng)濟(jì)效益雙重挑戰(zhàn)。隨著晶體管“幾何縮微”放緩，成本紅利逐漸消退，如何跨越傳統(tǒng)工藝路徑的局限，探索出一條全新的可持續(xù)演進(jìn)路線，以滿足當(dāng)下呈指數(shù)級(jí)攀升的計(jì)算性能需求，已成為全球半導(dǎo)體行業(yè)亟待攻克的共同難題。
針對(duì)半導(dǎo)體行業(yè)未來(lái)的發(fā)展，何庭波說(shuō)道：“未來(lái)一定屬于開(kāi)放合作。在‘韜定律’的路徑下，我們期待與全球科學(xué)家、工程師和產(chǎn)業(yè)伙伴緊密合作，共同推動(dòng)半導(dǎo)體與電子產(chǎn)業(yè)持續(xù)發(fā)展。”
特別聲明：以上內(nèi)容(如有圖片或視頻亦包括在內(nèi))為自媒體平臺(tái)“網(wǎng)易號(hào)”用戶上傳并發(fā)布，本平臺(tái)僅提供信息存儲(chǔ)服務(wù)。
Notice: The content above (including the pictures and videos if any) is uploaded and posted by a user of NetEase Hao, which is a social media platform and only provides information storage services.
