5月25日，華為公司董事、半導體業務部總裁何庭波在電氣電子工程師學會（IEEE）國際電路與系統研討會（ISCAS 2026）上正式發表“韜（τ）定律”。這不僅為中國半導體突破技術封鎖提供了全新方案，也標志著中國首次在全球半導體領域提出了指導產業發展的新原則。

什么是“韜（τ）定律”？

“韜定律”提出以“時間（τ）縮微”替代“幾何縮微”，作為半導體與電子系統演進的新指導原則。其目標是以系統性降低時間常數τ為核心，通過邏輯折疊（Logic Folding）等創新技術，持續壓縮芯片內部的信號傳播時延，從而不斷提升晶體管密度，實現半導體與電子系統的持續演進。

據介紹，“韜定律”構建了貫穿器件、電路、芯片到系統層面的多層級協同優化體系。

為什么需要“韜（τ）定律”？

對華為來說，在先進光刻受限的情況下，繼續沿著傳統路線追趕將非常困難。因此，華為必須尋找更多系統級替代路徑，比如三維集成、先進封裝、存儲靠近計算、光互連、統一系統總線等。

此外，芯片制程的研發已經跟不上產業發展的速度。

一是傳統“摩爾定律”已撞上物理與經濟的雙重高墻。過去半個多世紀，芯片行業一直依靠把晶體管越做越小（即“幾何縮微”）來提升性能。但隨著工藝逼近原子級別，而且先進制程的建廠與研發成本已呈指數級飆升，單純靠縮小尺寸來換取性能紅利的傳統路徑已經難以為繼。

二是當前人工智能、高性能計算等領域對算力的需求正在呈指數級攀升。傳統的物理縮微速度不僅逐漸放緩，更遠遠跟不上這種爆炸式的產業需求。

三是“韜定律”提供了“換道超車”的全新突圍思路。它跳出了拘泥于物理尺寸的單一維度，創造性地提出以“時間縮微”替代“幾何縮微”。通過邏輯折疊等技術優化芯片內部的“交通系統”，讓信號跑得更快，從而在不依賴最頂尖光刻設備的前提下，通過系統級創新實現頂級芯片的性能。

華為“韜定律”進展

何庭波介紹，“韜定律”構建了貫穿器件、電路、芯片到系統層面的多層級協同優化體系。基于該定律，華為過去六年已成功設計并量產了381款芯片。

此外，今年秋季，華為將發布新的麒麟手機芯片，完整采用邏輯折疊技術，大幅提升相關性能。預計到2031年，基于該定律的高端芯片晶體管密度將達到1.4納米制程的同等水平。

韜（τ）定律能否實現商業成功？

從目前的進展和布局來看，“韜（τ）定律”已經具備了邁向商業成功的堅實基礎，進入了實質性的落地和驗證階段。

據華為披露，在過去6年的實踐中，華為已經基于該定律成功設計并量產了381款芯片，有可能覆蓋通信基站、服務器、物聯網等多個行業。這充分證明了該路徑在工程上是可行的，并且已經具備了成熟的商業化應用能力。

市場認可是商業成功的關鍵。2026年秋季，華為將正式發布全新的麒麟手機芯片。這款芯片將完整采用“邏輯折疊”技術，是“韜定律”在高端消費電子領域的首次全面落地。如果這款芯片能在性能、能效上實現預期的“階躍式提升”并獲得市場好評，將是對“韜定律”商業價值最強有力的背書。

筆者認為，從商業邏輯上看，“韜定律”為行業提供了一個極具性價比的解題思路：在后摩爾時代，以“時間（τ）縮微”替代“幾何縮微”，降低極致的物理研發制程成本。

2026年主流芯片制程在2nm~5nm之間，而華為通過韜（τ）定律將在2031年，基于“韜定律”的高端芯片，其晶體管密度將達到1.4納米制程的同等水平。這意味著，即便不依賴最頂尖的制造工藝，也能通過設計創新達到頂級芯片的性能表現，這在全球半導體市場中具有極強的商業競爭力。

面臨工具鏈、功耗等挑戰

首先需要明確：芯片制程問題不是華為一家企業所面臨的困境，即使是芯片巨頭也面臨著摩爾定律放緩、AI數據中心功耗暴漲、研發成本飆升等問題，而華為提出的韜（τ）定律雖然是一種新思路，但同樣面臨兩大挑戰。

一方面是EDA工具鏈。未來如果要把多層堆疊芯片當成一個連續整體來設計，就需要新的3D原生工具鏈，而目前EDA工具主要是為二維芯片設計服務，需要突破設計工具的限制。

另一方面是能耗問題。從上文可知τ縮放解決的是時間問題，而不是能耗問題。試想，如果設定未來AI集群速度提升5倍，那相應功耗也將提升5倍，因此，τ縮放必須和能耗優化同時推進，如何優化功耗是其必須面臨的一大難題。

芯片這條路，沒有捷徑可走。一項新技術、新路徑能否取得最終的、長期的商業成功，還需要接受全球產業鏈的廣泛認可與持續協作。但毫無疑問，在芯片產業發展中，中國方案正在實現商業突圍，走向世界。

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