本文來自微信公眾號：字母AI，作者：苗正，頭圖來自：AI生成

華為的韜（τ）定律火了，你可能不知道這個定律具體講的是啥，但是你這兩天絕對聽到這個關鍵詞了。

韜定律是國際電路系統研討會ISCAS 2026上，華為半導體業務總裁何庭波，發表的一個半導體演進定律。

在當年，摩爾定律定義了英特爾的發展路線，現如今，韜定律則是要定義華為的發展路線。

它不是要否定摩爾定律，而是在承認幾何縮微放緩的前提下，提出另一條可行的工程路線。

如果說摩爾定律的核心是“把東西做小”，那么韜定律的核心就是“把時間做短”。

何庭波在演講中明確表示，過去六年，華為基于韜定律已經成功設計并量產了381款芯片。

并且未來還將繼續使用韜定律開發出更多的芯片。

用何庭波自己的話來說，韜定律的核心思想就是“用時間縮微補充幾何縮微”。

這句話確實是有點抽象，不過別著急，讓我們挨個解釋其中的名詞。

時間縮微，它就是把很長時間里發生的變化，壓縮到很短時間里去展示。

比如一朵花從花骨朵到開放，需要幾個小時才能完成，但是延時攝影可以讓你幾秒鐘就看完整個過程。

既然時間縮微是壓縮時間，那么幾何縮微就是壓縮體積，把真實物體按比例縮小成模型，形狀和相對尺寸保持一致。

我們常見的建筑沙盤、模型，就是典型的幾何縮微。

過去半個多世紀，半導體進步靠的是把晶體管做小。從28納米、14納米、7納米、5納米，再到現如今的3納米。

晶體管越小，同樣面積能塞更多晶體管，電路距離更短，速度更快，功耗更低。

這套邏輯就是一種“幾何縮微”，也就是摩爾定律的物理基礎。

然而到了今天，很難再把把晶體管做得更小。因為物理極限就擺在那里，想要實現更高的效果，就只能另尋他法。

所以韜定律出現了。

既然幾何縮微越來越難，那就從時間維度找方法。

這里的τ，是時間常數的符號，代表信號傳播、電路響應的延遲。

韜定律要壓縮的，其實是一次計算在芯片里耗掉的時間。

晶體管開關更快，電路走線更短，數據在芯片內部搬運更省時間。

傳統的路線是把城市里的房子、道路、車都縮小，于是同樣面積能放更多東西。

韜定律的思路是房子不好繼續縮了，那就重新規劃城市，把經常往來的地方挪近，把路改短，減少換乘，所以最后你會發現，房子、車子都沒變，但是通勤的時間變短了。

華為把這套方法論的核心技術稱為“邏輯折疊”(Logic Folding)。

雖然說有折疊二字，但“邏輯折疊”不是真的把芯片從物理層面給折疊一下，而是把電路連接重新排布。

比如原來一個信號要繞很遠，經過好幾段線路才能到下一個模塊。那么經過邏輯折疊之后，信號和模塊之間的距離就近了，信號跑的路少，計算就能越快完成。

何庭波在演講中展示了一組數據，采用邏輯折疊技術的麒麟2026芯片，晶體管密度提升了53.5%，性能核心能效提升了41%，最高時鐘頻率提升了12.7%。

這些數字背后，是華為在器件、電路、芯片、系統四個層級的協同優化。

在最底層，晶體管自己開關要時間，附近的金屬線也會帶來電阻和電容，信號傳過去會變慢。到了電路層，問題就變成線路怎么走、關鍵路徑能不能更短。

再往上到芯片層，要看計算單元、緩存、片上網絡怎么配合，數據是不是老在無效搬運。到了系統層，問題就擴大成多顆芯片、多臺服務器之間怎么通信，協議轉換多不多，等待和同步是不是太慢。

發布會上展示的SkyBridge技術，就是一個典型的案例。

通過水平和垂直混合布線，把數據高速通道的占用面積減少了60%以上。SkyClock技術則是自上而下配置時鐘樹，減少時鐘偏差，性能提升超過5%。

韜定律雖然也叫定律，不過它跟什么歐姆定律、焦耳定律不一樣，它是一種工程定律。

華為還給出了一個比較具體的時間，到2031年，基于韜定律的高端芯片晶體管密度將達到1.4納米制程的同等水平。

何庭波在演講最后說：“未來一定屬于開放合作。在半導體演進的路徑上，沒有一家企業可以獨自完成所有答案。”

何庭波在5月25日當天發表了一篇論文，標題為多層電子系統的時間標度理論。

論文的核心內容，就是講華為如何在工程層面去實現韜定律。

論文寫到，韜定律的第一個生產級驗證是在手機芯片上完成的。

傳統手機芯片是“平鋪”的。所有的邏輯電路都攤在一個平面上，信號要沿著金屬線在不同模塊之間來回跑。

問題是，中學物理就講過，線越長，電阻和電容越大，信號就越慢，也越耗電。

那么邏輯折疊的思路，就是把一部分最影響性能的關鍵電路，從單層平面改成上下兩層立體排布。

原來要在平面上繞很遠的信號，現在可以通過上下層之間的高密度連接走“近路”。

要讓這件事真的可用，難點在于上下兩層必須接得足夠密、對得足夠準。

論文里提到，麒麟2026的混合鍵合間距做到1.5微米，這意味著上下層之間可以建立非常密集的連接。

同時還要控制對準誤差、TSV尺寸和良率，避免“立體連接”本身變成新的瓶頸。

結果就是，在制程保持不變的前提下，麒麟2026的晶體管密度從155MTr/mm2提升到238 MTr/mm2，單代提升55%。

因此，性能核心能效提升41%；最高頻率提升近13%。SRAM因為線路變短，工作頻率提升超過40%。導線長度減少約 30%，時鐘緩沖器減少超過50%。

在韜定律之前，半導體領域有一個非常出圈的定律，叫做摩爾定律。

1965年，英特爾聯合創始人戈登·摩爾觀察到這么一個現象，集成電路上可容納的晶體管數目，約每隔18到24個月便會增加一倍。

在此之后，英特爾把這個定律變成了他們的工程路線，每過一定時間，就發布制程更先進的芯片。

就這樣過了幾十年的時間，摩爾定律成了芯片產業的產業標準。

芯片是一個完整且復雜的產業，因此每迭代一次制程，就需要光刻機、材料、工藝、設計工具、封裝技術的共同進步。

摩爾定律之所以能夠持續這么久，就是因為英特爾和整個產業鏈愿意為這條路線持續投入，并且在經濟上能夠收回成本。

摩爾定律的核心，就是前文提到的幾何縮微。把晶體管做小，把線寬做窄，把間距縮短，用更小的面積實現更多的功能。

這條路線在過去幾十年里，摩爾定律讓芯片性能提升的同時功耗下降，并且成本降低。

華為的韜定律， 本質上也是如此，需要產業共同推進，同時也代表著華為今后的發展路線。

韜定律的提出，就表示華為在半導體領域已經開始戰略轉向。

從追趕先進制程，到定義自己的演進路線。華為不想再等待了。

本文來自微信公眾號：字母AI，作者：苗正

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