河南
快科技5月25日消息，今天在電氣電子工程師學會IEEE主辦的2026國際電路與系統研討會ISCAS現場，華為公司董事、半導體業務部總裁何庭波發表了題為半導體新路徑探索與實踐的主旨演講，正式對外發布了指導全球半導體產業長期發展的全新核心原則韜τ定律。
根據本次公開的演講內容，韜τ定律的核心思路是用時間τ縮微替代沿用數十年的幾何縮微，。
作為半導體與電子系統未來演進的全新指導原則，依托邏輯折疊等一系列自主創新技術，持續壓縮芯片內部的信號傳播時延，不斷抬升晶體管的實際等效密度，最終實現半導體與電子系統的可持續迭代升級。
華為同步發布的邏輯折疊LogicFolding等核心技術，搭建起了貫穿基礎器件、底層電路、芯片設計到終端全場景系統的多層級協同優化體系，整套體系以系統性降低時間常數τ為核心目標，能夠同步驅動芯片全鏈路的性能表現、能效比、晶體管密度實現穩步提升。
何庭波在演講中，詳細拆解了華為過去幾年把韜τ定律落地到智能手機和AI計算兩大核心領域的完整實踐路徑。過去六年的技術迭代過程中，基于韜τ定律的技術框架，華為已經成功完成設計并量產了381款不同定位的芯片產品，落地場景廣泛覆蓋千行百業的各類算力需求。
其中將于2026年秋季正式和消費者見面的全新麒麟手機芯片，是行業內首款率先完整采用邏輯折疊技術的量產旗艦芯片。按照當前的技術迭代速度測算，到2031年，基于韜τ定律開發的高端芯片，實際等效晶體管密度就能達到當前1.4納米制程芯片的同等水平。
通俗來說，過去幾十年半導體行業一直遵循摩爾定律迭代，核心路徑就是靠不斷縮小晶體管的幾何尺寸也就是幾何縮微來抬升性能，發展到今天，傳統路徑已經逼近物理極限，研發和生產成本都出現了暴漲，整個行業的迭代速度肉眼可見放緩。
華為這套邏輯折疊技術，核心就是用時間縮微徹底替代幾何縮微的傳統思路，把芯片從過去的單層平面結構升級為雙層堆疊結構，相當于把過去的平房直接改造成多層樓房，用短距離垂直互連替代過去長距離的平面走線。
說白了華為這套全新技術路線，再也不用死磕極致的先進制程，靠著雙層堆疊加垂直互連的架構創新，就能大幅提升芯片的等效晶體管密度，用當下成熟的工藝節點，就能實現芯片性能的跨越式飛躍。
華為發布全新半導體底層指導規則的消息，直接徹底引爆了整個中國芯片產業鏈的二級市場行情，上下游相關企業的股價全線沖高。
截至本次發稿時，華虹公司、華大九天直接收獲20厘米漲停，中芯國際漲幅超過16%（總市值突破1.22萬億元），股價創下歷史新高，盛美上海、甬矽電子、拓荊科技、概倫電子等多家芯片上下游核心企業的股價漲幅，也全都超過了10%。
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