5 月 25 日，由電氣電子工程師學會（IEEE）舉辦的「國際電路系統研討會」ISCAS 2026 在上海舉行。

在會上，華為半導體業務部總裁何庭波進行了題為《半導體新路徑探索與實踐》的演講，提出了一個全新的半導體發展定律：

應當以「時間縮微」替代「幾何縮微」作為半導體與電子系統演進的新指導原則，通過邏輯折疊（LogicFolding）等創新技術，持續壓縮信號傳播時延、提升晶體管密度，從而實現半導體與電子系統的持續演進。

圖｜微博 @人民日報

這個足以與年過半百的「摩爾定律」并駕齊驅的新理論，被華為稱為「韜定律」（Tau Scaling Law）。

什么是韜定律

對于韜定律，我們首先需要知道的是：

「韜定律」里的「韜」不像摩爾定律那樣，代表某個人的名字，而是集成電路設計中的時間常數 τ（希臘字母 tau）。

τ 本身的概念非常簡單，它代表了電路中信號電壓發生轉變（充電或放電）的快慢程度，可以用基本公式 τ = 電阻R × 電容C 來計算。

更籠統地說——雖然我們通常將芯片二進制信號 0 和 1 理解成「非此即彼」的狀態，兩者之間是瞬間切換的，但在現實世界中并非如此。

由于芯片和導線內部存在著各種形式的電阻和電容，表示 0 和 1 的電信號其實不是瞬間跳變的。

這種信號變化更像是電池一樣：充電快滿了才算「1」，幾乎把電放空才算「0」。

而在「從空充滿」和「從滿放空」之間會有一個極為短暫的切換時間，這個時間就是 τ 。

因此，你可以把 τ 理解成和 GHz 類似的「頻率參數」，兩者是相輔相成的——

τ 值越低，芯片區分 0 和 1 的速度就越快，晶體管開關切換的頻率就越快，芯片每秒鐘執行指令的速度 GHz 自然也越高。

過去五十多年里，晶體管的體積占芯片大頭，τ 延遲的主要來源是晶體管，摩爾定律指導下優化晶體管的體積對于頻率提升的收益是顯著的。

如今 3nm、2nm 晶體管自己的延遲極小，但周圍導線被迫做得極細，反而導致內阻升高、τ 變大，宏觀表現就是芯片提頻越來越困難。

正是在這種背景下，華為的「韜定律」提出換個方向，不再以晶體管密度作為芯片未來發展的衡量標準——

晶體管密度本身已經不再是制約頻率的主要因素了，未來如何通過其他綜合手段降低 τ 值，才是提升芯片頻率和效能的新追求。

立體堆疊將成為主流

再回看何庭波的那句話，就可以看到華為不僅提出了一個面向未來的定律，也給出了新定律之下芯片發展的具體方法之一：邏輯折疊（LogicFolding）。

這個詞看上去非常高大上，但它代表的東西很簡單——芯片立體堆疊。

換言之，既然如今導線成為了延遲的主要來源，那就將原本鋪在平面的電路設計成 3D 結構，避免導線繞路、降低內阻，從而優化 τ 延遲。

這也正是全球主要芯片設計商和制造商們集體選擇的道路。

英特爾的 Foveros、AMD 的 3D V-Cache 以及臺積電的 SoIC，本質上都是芯片線路立體設計的不同方案。

這樣一來，原本「繞幾百微米的路」變成了「爬幾十微米的樓」，導線的電阻和寄生電容都可以有效降低，優化 τ 延遲、提升宏觀頻率。

除了通過立體堆疊縮短線路長度之外，整個半導體行業也在不約而同地轉向另一項技術：背面供電（Backside Power Delivery）。

根據計算，在 5nm 及以下節點，供電網絡本身需要消耗晶圓表面近 40% 的面積資源。

這就導致信號線為了給供電線和其他結構讓路，往往需要在布線上反復迂回：

圖｜嗶哩嗶哩 @極客灣

再加上自己被晶體管擠壓得越來越細，結果就是顯著增加信號線的平均長度和寄生電容，導致 τ 延遲失控。

而英特爾的 PowerVia 搭配 RibbonFET 晶體管技術，在試驗中可以實現超過 90% 的標準單元面積利用率，極大減少了芯片布線的壓力。

目前雖然無從得知華為正在研發何種芯片背面供電網絡（BSPDN）技術，但可以明確的是，邏輯折疊技術已經將供電性能考慮在內了：

……在電路層面：采用 LogicFolding 架構打破傳統電路布局的物理限制，顯著縮短關鍵路徑布線，有效降低信號傳播的電阻和電容負載，最終提升晶體管密度和電路性能。

在看過上面一大堆技術術語之后，大家最想知道的肯定只有一件事：

我什么時候能買到？

然而 ISCAS 2026 只是一個技術論壇，何庭波在會上提出的也是一個「定律概念」，兩者都更偏向理論指導領域。

而眾所周知，理論轉換成具有廣泛影響力的產品還需要時間。

根據華為官方的介紹，在過去的六年里，華為已基于韜定律設計并量產了 381 款芯片，服務于眾多行業、領域和市場客戶。

而首款采用邏輯折疊技術的麒麟芯片將在今年秋季發布，大概率是 Mate 90 系列產品，可以看作是華為立體堆疊方案在大眾市場的首秀。

而到 2031 年，華為基于韜定律設計的高端芯片晶體管密度將會達到等效 1.4nm（14?）工藝的水平。

直到那時，我們才有機會看到一個「邏輯折疊+背面供電」的華為芯片的終極形態。

值得注意的是，韜定律、邏輯折疊等等技術并不只限于手機——

別忘了，如今的華為電腦、電視、平板等等所使用的芯片，本質上都是麒麟的同源產品。

而更重要的角色，比如未來華為昇騰計算（Ascend）系列的 AI 處理器、計算卡、服務器集群等等產品，無疑將會是韜定律的第一批受益者。

圖｜華為

同樣在 ISCAS 2026 上，何庭波還說道：

……未來一定屬于開放合作。在半導體演進的路徑上，沒有一家企業可以獨自完成所有答案。 在韜定律的路徑下，我們期待與全球科學家、工程師和產業伙伴緊密合作，共同推動半導體與電子產業持續發展。

當經過反復更新的摩爾定律依然難以客觀反映現實的時候，技術行業是時候探索一個新的指導理論了。