四川
春風知我意，一夢到神州?
在這里，聽見中國走向世界的號角??
芯片制造的終極目標是提供更高效的計算，摩爾定律給出的思路是，在單位面積里塞進盡可能多的晶體管。我們常說的 14 納米、7 納米、5 納米、1 納米，指的就是晶體管密度，數字越小，單位面積里的晶體管越多，計算效率就越高。
但想要堆更多晶體管，就必須用到 EUV 光刻機，我們恰恰卡在了這里。由于拿不到先進光刻機，國內制程只能做到 14 到 7 納米，而像英偉達、蘋果這類能拿到先進制程的企業，芯片已經能做到 3 納米、1 納米。如果一直在這條路上追趕，我們只能被動等光刻機，毫無主動權。
如果造不出更多晶體管，能不能讓單個晶體管在單位時間里算更多次？比如一個晶體管原本一秒算一次，現在讓它一秒算十次，效果豈不是和十個晶體管一樣？
這就是滔定率的核心邏輯，它不再把核心變量放在 “堆密度” 的空間層面，而是轉向 “提效率” 的時間層面。華為官方定下目標，到 2031 年，基于滔定率制造的高性能算力芯片，效率將等效于 1.4 納米先進工藝的水平。
很多人聽說過 “邏輯折疊”，這是實現滔定率的關鍵一步。
在摩爾定律的視角下，芯片是二維的，只能在平面上雕刻更多晶體管，但晶體管單獨無法工作，必須和導線、電容、電阻連成電路才能實現功能。如今，電路已經超過晶體管，成為決定芯片性能的核心因素 —— 芯片跑得慢，不是晶體管算力不夠，而是信號在繞來繞去的線路里浪費了太多時間，這就是 “互聯墻” 瓶頸。
傳統的 3D 封裝，比如高帶寬存儲芯片 HBM，是把多個完整芯片堆疊在一起，每層都能獨立工作，本質是 “湊數量”。但邏輯折疊不一樣，它堆疊的是同一芯片的不同層級，不需要單獨工作，通過立體布線讓線路直來直去，既縮短了信號傳輸路徑，也減少了路徑間的干擾，從電路層面解決了互聯墻的問題。
邏輯折疊和傳統 3D 封裝不是競爭關系，而是互補：華為麒麟芯片里，邏輯折疊可以提升計算效率，存儲部分依然可以用 HBM 技術。
如果說邏輯折疊解決的是單芯片的速度問題，Chiplet 互聯解決的就是不同芯片的協同問題。比如今年秋天將推出的麒麟 SOC，集成了 CPU、GPU、NPU，哪怕 NPU 算力再強，其他部件跟不上也沒用。
過去我們一直追趕著國際先進制程的腳步，相當于跟著別人定好的規則跑，非常被動。但滔定率不一樣，它是我們自己定義的新框架，從戰略層面掌握了主動權。
有人會質疑，滔定率剛提出來還沒大規模工程化驗證，值得這么興奮嗎？不妨看看摩爾定律的價值：最早摩爾提出的晶體管翻倍周期是 12 個月，后來修正為 24 個月，最終市場跑出來的周期是 18 個月。
真正讓摩爾定律推動行業進步的，不是那個數字本身，而是它成了整個產業的奮斗目標，讓英特爾和產業鏈都投入資金研發，最終把預想變成現實。
現在華為提出滔定率，起到的正是類似的作用：它會把中國乃至全球的工程師、投資人的注意力匯聚到同一個變量下，讓創新協同產生合力，推動中國半導體產業走出一條自我實現的全新路徑。當然，這項技術還有很長的路要走，但從提出新范式的那一刻起，我們就不再是被動追趕的局面了。
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