如果你在2026年翻開任何一場手機芯片發布會，最重要的一頁PPT一定是同一個數字：幾納米。

納米數越小越先進，這個認知已經被手機廠商教育了十幾年，壓在了大家選購的天平上。

這當然得益于半導體行業的“圣經”——摩爾定律。

它像一個精準的節拍器，在過去半個多世紀（參數丨圖片），主宰著晶體管數量的變化規律：每兩年翻一番，性能翻倍，成本減半。

但你去翻智駕芯片的資料，完全是另一回事。

“幾納米”這個評價標準，放在智駕場景下，已經解釋不了太多東西了。

當摩爾定律在3nm、2nm的物理極限前撞上“量子墻”和“經濟墻”時，華為的何庭波在ISCAS 2026的講臺上拋出了一個新的答案——“τ（韜）定律”。

人民日報說這是“中國在全球半導體領域首次提出的指導原則”，外媒也大肆報道，譽為“時代的轉折”。

所以，我們不妨把視角從宏大敘事轉移到這個定律本身，來看看它是如何為智能駕駛按下加速鍵。

華為何庭波發表題為“半導體新路徑探索與實踐”的主旨演講

“幾納米”為什么在智駕這里失靈了？

要理解τ定律，我們得先看懂摩爾定律的困境。

網上關于摩爾定律有一個很淺顯易懂的比喻：

“如果把芯片比作一座城市，晶體管是樓房，信號是車流。摩爾定律的思路是：把路修得越來越窄，樓蓋得越來越密，靠縮短物理距離來提速。”

芯片“小”只是手段，“快”才是目的。

但是何庭波的論文里就已經寫得很明白，這種方法已經達到了物理和經濟兩方面的極限。

一方面，是由于量子隧穿效應，路窄到車根本沒法走；

另一方面，修路的成本更是天價，一座3nm晶圓廠動輒要“百億補貼”；

智駕域更難受。

智駕域的核心瓶頸，從來不只是單顆芯片算得有多快——也在于數據在系統里搬的速度。

激光雷達每秒吐出幾百萬個點云，攝像頭不間斷在記錄，這些數據要經過預處理、感知融合、路徑規劃、底盤控制，每一個環節都在“等”。

等存儲器吐數據，等總線傳數據，等隔壁芯片算完。

何庭波團隊發現了一個關鍵數字：大型AI集群超80%的能耗用于數據搬運，超70%的成本投入存儲設備。算力的瓶頸不在計算，在傳輸。

這個發現直接改變了華為的技術路線——不再盯著“晶體管能做多小”，而是問“信號從A到B要多久”。

這就是τ的核心。不看空間看時間，不看尺寸看延遲。

就像何庭波說的：“摩爾定律的本質從來不是幾何尺寸迭代，而是時間損耗的縮減。”

講完這些背景，你應該就能大概明白：

τ定律不是一顆芯片，也不是某項具體技術。

它是一套覆蓋從晶體管到數據中心的四層優化框架，每一層都有自己要壓縮的“等待時間”。

如果把這個過程講的通俗易懂些，可以拿日常的送快遞這個場景來類比：

最底層的晶體管，開關相當于快遞員從倉庫拿到包裹的速度；

往上電路層面，信號傳播相當于快遞員騎著小電驢在街區之間穿梭的速度；

接著的芯片層面，存儲訪問相當于倉庫找貨、排隊出庫的等待時間；

最頂層的系統層面，芯片之間通信相當于包裹跨城市運輸時，在物流樞紐中轉滯留的時間。

華為要做的，就是把每一層耽誤的時間都壓縮一遍。

倉庫找貨更快了，快遞員騎車更猛了，中轉樞紐直接修了高速匝道——而且這四件事同時干。

不再死磕“幾何縮微”，而是轉向“時間縮微”，換了解題思路的華為開始了自己的表演。

換道超車的底層邏輯

但真正讓智駕圈炸鍋的，是何庭波在這套框架里標注的一組數字。

她在論文里把不同應用場景的“年迭代倍率”分了三檔：

手機這類功耗敏感設備，1.3倍/年；

自動駕駛這類安全關鍵型系統，1.5倍/年；

純AI算力場景，可達10倍/年；

自動駕駛被單獨拎出來，作為一條獨立的賽道。

這釋放了一個明確信號：華為認為智駕芯片的進化節奏應該快于手機，而且給出了可量化的指標。

1.5倍/年意味著，如果這個節奏能持續，三年后智駕域控的整體效率是現在的3到4倍。

而且是系統層面的整體提升，不只是單顆芯片算力的堆疊。

3到4倍就不僅意味著車比人反應快，而且是壓倒性地快。

這可能是智駕芯片領域第一次有人給出這么明確的“進化表”。

但理論框架再漂亮，最終要落到具體技術上。

τ定律目前最核心的落地成果，叫邏輯折疊（LogicFolding）。

傳統芯片所有電路都鋪在同一層平面上，信號要從一端跑到另一端，距離很遠。

邏輯折疊不再是在二維平面上死命擠晶體管，而是像折紙一樣，將原本橫向長距離的電路走線“折疊”成垂直的短路徑。

還是拿此前快遞小哥的例子，原先快遞小哥要給東頭和西頭分別送東西，現在兩家人住在了上下樓，中間還安裝了一部直梯，快遞小哥直接上下一層就到了。

目前邏輯折疊的數據：晶體管密度提升55%，性能核能效提升41%，峰值主頻提升13%，達到3.1GHz。

何庭波在論文里坦率地說，這“僅相當于保守版落地方案，未實現全芯片覆蓋”。按照路線圖，未來十年將從局部折疊升級為三層、四層乃至全尺寸多層折疊。

這些數字和智駕有什么關系？

舉個最直觀的方面：功耗。

目前主流智駕域控，比如雙Orin-X方案，滿載功耗在100W上下。

智駕域控是車內最大的“電老虎”之一，而且它產生的熱量需要一套液冷散熱系統來兆底，這套系統又占體積又占重量。

邏輯折疊帶來的能效提升，意味著同樣算力下功耗可以砍掉近三分之一。

未來的智駕域控不再需要為了散熱而犧牲體積，也不再需要為了算力而犧牲續航。

再說成本。

智駕域控的BOM成本居高不下，是高階智駕只能在30萬以上車型標配的核心原因之一。

如果同制程下芯片算力密度提升，意味著要么用更少的芯片達到同樣的算力，要么同樣的成本堆出更高的算力。

無論哪種路徑，最終都會體現為整車成本的下降。

到時候國內龐大的成熟制程產能將不再是落后包袱，而是可以通過架構優化煥發新生的“戰略家底”。

當然，任何東西都不是完美的，τ定律目前也存在諸多問題。

何庭波在論文里自己列了幾道坎。

最大的兩道：EDA工具鏈缺失和能耗約束。

邏輯折疊需要全新的設計工具，傳統EDA工具是為2D平面設計的，根本適配不了三維折疊架構。

華為自研了初步工具鏈，但何庭波也說了，“面向τ原生的開源EDA工具鏈，是未來十年最核心的基礎支撐投入”。

其復雜性涵蓋設計、仿真、驗證、熱-電-力學多物理場耦合，這不是一家企業能搞定的事。

能耗約束更現實。τ是時間維度的優化準則，不是能耗準則。

架構提速10倍，如果功耗也跟著漲10倍，車上的電池抗不住。

τ縮放必須配套一套能耗優化體系，放在汽車上就是車規可靠性這個老生常談的問題。

在車規溫度循環下，長期可靠性還需要大量驗證。

但τ定律釋放的信號已經很清晰了：汽車，尤其是自動駕駛，已經被華為定義為τ縮放的核心落地場景之一。

這意味著這些技術一旦成熟并向車規遷移，智駕域控的硬件瓶頸會被系統性抬升。

何庭波說：“未來5年到10年，我們有信心在韜定律下穩步前進。這條路徑的加速度跟另外一條路徑相比，會越來越好。”

“另外一條路徑”，指的就是臺積電的先進制程路線。

兩條路線，一個靠縮小尺寸，一個靠壓縮時間。

誰更快、誰能先跑到車規量產的終點線，就讓產品來回答吧。