不依賴EUV光刻機，中國的芯片也能在2031年達到1.4納米制程的同等水平。

這不是天方夜譚，而是華為最新的一項革命性突破。

在5月25日舉行的2026國際電路與系統研討會上，華為公司董事、半導體業務部總裁何庭波在題為《半導體新路徑探索與實踐》的主旨演講中，正式發表“韜（τ）定律”。

這是中國在全球半導體領域首次提出指導產業發展的新原則。不是某款芯片的跑分，不是某個工藝的突破，而是一個試圖與摩爾定律（Moore's Law）、登納德縮放（Dennard Scaling）平起平坐的“定律級”話語。

這無異于為全球半導體行業投下了一顆“核彈”。

過去六年，基于這一定律，華為已經設計并量產了381款芯片。今年秋天，新的麒麟手機芯片將完整采用邏輯折疊技術上市。華為還給出了一個極其激進的目標：到2031年，基于該定律的高端芯片晶體管密度將達到1.4納米制程的同等水平。

如果這一切按計劃推進，它意味著中國半導體產業第一次從“追趕者”的座位上站起來，試圖給全世界換一條賽道。

半導體行業已經焦慮很久了。

摩爾定律的核心邏輯很簡單：每隔18-24個月，集成電路上可容納的晶體管數量翻一番，性能隨之提升，成本持續下降。這條定律像一臺精密的時鐘，驅動了全球信息產業六十年的狂飆。

但時鐘現在卡住了。

首先是物理極限。 當晶體管尺寸逼近3nm、2nm，量子隧穿效應開始搗亂，電子不再聽話地沿著導線跑，而是“穿墻”漏過去。漏電流增加，芯片發熱失控，FinFET結構走到盡頭，GAA（全環繞柵極）也只是權宜之計。物理世界的鐵律，不會因為硅谷的野心而網開一面。

其次是經濟效益的崩塌。 先進制程的研發成本正在指數級攀升。一座3nm晶圓廠的投資動輒200億美元以上，但每一代新工藝帶來的性能紅利卻在遞減。更尷尬的是，3nm以下節點的單晶體管成本已經出現“不降反升”的拐點——繼續縮小幾何尺寸，不僅技術上越來越難，商業上也越來越不劃算。

幾何縮微（單純把晶體管做得更小）這條路，正在同時撞上物理墻和成本墻。整個行業都知道前路不通，但問題是：新路在哪？

臺積電、三星、英特爾仍在砸錢推進2nm、1.4nm的物理制程，試圖用更先進的光刻機（High-NA EUV）延續摩爾定律的生命。但所有人都明白，這只是延緩，不是解決。

何庭波在演講中說，如何跨越傳統工藝路徑的局限，探索出一條全新的可持續演進路線，以滿足當下呈指數級攀升的計算性能需求，已成為全球半導體行業亟待攻克的共同難題。

這段話的潛臺詞是：華為不打算跟著別人的鼓點走了。

二、“時間縮微”替代“幾何縮微”：韜定律到底在說什么？

“韜（τ）定律”的核心，是一次范式轉換。

摩爾定律優化的是“空間”——單位面積內塞進更多晶體管；而韜定律優化的是“時間”——系統性降低信號傳播的時間常數τ（tau），通過壓縮時延來提升有效晶體管密度和系統性能。

用一個通俗的比喻：傳統芯片設計像是在一張平面上“攤大餅”，邏輯電路平鋪展開，信號從A點傳到B點，該走多遠就得走多遠。而“邏輯折疊”像是在時間和空間維度上“折紙”——把原本分散的邏輯單元折疊、堆疊、重構，讓信號路徑變短、變聰明，甚至讓同一組硬件在不同時刻扮演不同角色。

這不是簡單的三維堆疊，而是一套貫穿器件、電路、芯片到系統層面的多層級協同優化體系。它要求從底層晶體管到上層操作系統，每一層都為“降低時間常數”這個目標重新設計。

更重要的是，這一定律不是實驗室里的空想。何庭波透露，過去六年，華為基于韜定律已經成功設計并量產了381款芯片。從手機SoC（麒麟）、基站芯片（天罡）、AI芯片（昇騰）到汽車芯片（麒麟990A），這套方法論已經經過了大規模商業驗證。

在半導體行業，能量產一款芯片叫工程能力，能量產一百款叫體系能力，能在被全面封鎖的情況下量產381款并提煉出一套“定律”——這已接近理論覺醒。

三、秋季麒麟芯片：韜定律的“成人禮”

如果說ISCAS上的演講是“韜定律”的理論發布，那么今年秋季的新麒麟手機芯片，將是這一定律在消費級產品中的首次完整亮相。

何庭波明確表示，這款芯片將完整采用邏輯折疊技術。這意味著華為不再遮遮掩掩地把架構創新當作“備胎”的權宜之計，而是將其作為主航道公開推進。

回顧華為近幾年的芯片歷程，這種心態轉變清晰可見。麒麟9000s、麒麟9020、麒麟9030，每一代都在制程受限的情況下，通過芯片架構重構（多核心設計、超線程技術、Maleoon GPU）和系統級協同（鴻蒙OS、靈犀通信）強行擠出性能。但這些嘗試更多是在壓力下“被動創新”，華為官方也極少主動闡釋底層方法論。

而“韜定律”的提出，標志著華為從“被動突圍”轉向“主動定義”——不再解釋“我為什么能做出7nm性能的芯片”，而是宣告“我有一套不依賴幾何縮微的可持續演進路線”。

秋季麒麟芯片的表現，將成為這一定律能否立住的關鍵“大考”。如果新芯片在性能、功耗、AI算力上實現大幅躍升，市場接受的將不只是一款產品，而是一整套中國半導體的新敘事。

四、2031年路線圖：1.4nm等效密度的野望

華為給出的時間表非常具體：到2031年，基于韜定律的高端芯片晶體管密度將達到1.4納米制程的同等水平。

這是一個極具野心的目標。

如果華為當前實際可用的物理制程能力約為7nm（通過DUV多重曝光等技術實現），這意味著未來六年，華為需要通過架構創新和系統優化，實現約五倍的等效密度提升。在傳統摩爾定律框架下，這需要跨越數代物理制程節點；而在韜定律框架下，它需要通過邏輯折疊、3D堆疊、芯粒（Chiplet）集成、先進封裝等一系列“超越摩爾”（More than Moore）技術來完成。

這一路線圖的深層戰略價值在于：它為中國半導體產業提供了一條不依賴EUV光刻機的可持續演進路徑。

在中芯國際等國內企業仍受限于先進光刻設備進口的背景下，單純追趕物理制程幾乎是一條死胡同。而韜定律試圖證明：當空間維度走到盡頭，時間維度還有巨大的挖掘空間。 通過設計方法論和系統架構的革命，中國可以在現有設備約束下，繼續推出具有國際競爭力的芯片產品。

從全球格局看，這意味著半導體產業正式從單一技術軌道（所有人都追隨摩爾定律）進入多元范式競爭時代：

三條路線，三種對“未來芯片”的不同理解。而華為首次以“定律”的形式，把中國路線推向了全球學術舞臺。

英特爾推動了摩爾定律，成就了半個世紀的霸權；臺積電把制程迭代做到極致，成為代工之王。但它們都在同一個話語體系里競爭——摩爾定律的體系。

而“韜定律”的提出，是中國半導體第一次試圖跳出這個體系，建立屬于自己的話語框架。它不再解釋“我離臺積電還有多遠”，而是說“我換了一條賽道，這條賽道的終點同樣通向未來”。

當然，質疑會隨之而來。一個定律能否成立，不取決于演講的場合有多高級，而取決于它能否被全行業驗證、能否催生更豐富的生態、能否在未來十年持續產出更好的芯片。秋季的麒麟芯片是一次考驗，2031年的1.4nm等效密度目標是一次大考。

但至少，在ISCAS 2026的講臺上，何庭波和華為做了一件事：他們不再只是芯片的制造者，而試圖成為規則的書寫者。

對于被制裁了數年的中國半導體產業而言，這種從“工程突圍”到“理論覺醒”的躍遷，或許比任何一款具體芯片的發布都更具歷史分量。

這意味著，中國半導體不再滿足于在別人的坐標系里追趕，而是開始嘗試畫一張屬于自己的地圖。