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前沿導讀

英偉達創始人黃仁勛在接受供應鏈采訪時指出，韜定律和邏輯折疊技術對于華為來說是突破，但是對臺積電造不成影響。

華為提出的折疊技術可以在不將晶體管線寬變細的情況下增加晶體管數量，提升性能，這是非常好的技術，但臺積電早在10年前就已經使用了堆疊和3D封裝技術制造芯片。

黃仁勛的言論遭到了中國媒體的抨擊，媒體認為黃仁勛的評價看似很公允，但實則存在技術上的根本誤解。

參考資料：
呂棟，公眾號：觀察者網臺積電領先10年？黃仁勛誤讀了華為韜定律

02

堆疊技術

黃仁勛所表達的觀點就是，華為的邏輯折疊技術對于沒有先進制造設備的窘境來說，是一種提升芯片性能的有效途徑。但是臺積電10年前就已經涉足堆疊技術了，而且臺積電還有頂級的制造設備，所以華為的芯片堆疊技術在國際層面算是一種落后的技術。

而中國媒體對于黃仁勛的觀點并不認同，認為黃仁勛是將多年前的3D封裝技術與華為的邏輯折疊技術劃等號，認為華為的邏輯折疊技術也屬于封裝的一種，但實際上兩者存在根本的差別。

芯片折疊這個概念在半導體行業來說并不是新鮮技術，臺積電、三星這種晶圓代工廠很早之前就開發出了類似的堆疊封裝技術，AMD、英特爾等CPU設計公司也針對性的開發出了3D堆疊技術，但是這些方案都屬于完成了設計之后，額外進行堆疊封裝提升性能，并沒有在最基礎的晶體管設計上面進行改變。

華為的邏輯折疊則是在原本平鋪在二維平面上面的電路，通過三維折疊和垂直互聯的方法進行連接，縮短電路的走線長度，以此來提升信號的傳播速度，屬于是在最基礎的設計上面動刀。

黃仁勛說臺積電在10年前開發了折疊封裝技術，對應的是臺積電的CoWoS技術。

該技術是臺積電在2011年宣布研發的2.5D/3D封裝技術，在單一封裝內集成多顆芯片，通過芯片與晶圓直連，縮短信號傳輸速度，主要面向的是需要高性能計算、ai加速、服務器等領域。

當年在圍棋領域打敗李世石、打敗柯潔的谷歌Alpha Go，其內部的谷歌TPU芯片就是采用了臺積電的CoWoS封裝技術。

除臺積電的CoWoS技術之外，三星則是在邏輯芯片上面將存儲芯片堆疊上去，用垂直導電通道把上下連通，縮短交互信息的速度。這種也屬于封裝技術，其弊端就是容易積熱。

同樣的還有AMD開發的3D V-Cache技術，該技術通過在計算單元上面堆疊額外緩存進行封裝，以提升CPU交互信息的速度，降低CPU在游戲過程中出現的信息延遲，其弊端依然還是積熱的問題。

在第二代的技術當中，AMD將緩存移動至計算單元下方，讓其可以使用散熱器，通過改變設計來優化散熱問題。

以上這些堆疊技術的共同點都是在完成芯片基礎工序的前提下，額外進行堆疊設計，通過封裝的方法使其運行起來，并沒有修改芯片內部的核心電路，其內部電路依然還是二維平面結構。

而制約這些企業沒有對內部電路動手的核心因素，就是因為缺少配套的產業鏈，也就是EDA工具、制造設備等領域。

03

產業鏈

在華為提出了基于韜定律的邏輯折疊技術之后，北京大學集成電路學院率先表示適配邏輯折疊技術的EDA軟件取得關鍵進展。

并且北大集成電路學院深度剖析了華為邏輯折疊的概念，與傳統的3D堆疊不同，華為的邏輯折疊并不是把幾顆已經完成的芯片堆疊起來，而是在芯片設計上面轉向3D結構，從標準單元級進行電路設計，通過混合鍵合的方法垂直打通關鍵路徑。

在底層結構的設計上面動刀修改，不但需要EDA軟件進行適配，還需要制造設備和晶圓工廠的制程技術相適配。

現在包括臺積電、英特爾、三星在內的頂級晶圓廠，已經完全被ASML的EUV技術所捆綁，假設高通、蘋果、英偉達等芯片設計廠商要跟華為一樣，從最基礎的電路設計上面進行革命。

這就需要聯合EDA企業、制造設備企業、晶圓代工廠商一起推動新技術的落地，這就會觸及到許多企業現在的利益，尤其是ASML這種完全專注于光刻機制造的企業。

而如今的中國半導體產業被美國實施了多種限制，EUV被持續封鎖，正在推動的match法案則是將浸潤式DUV光刻機列入完全限制的出口清單中。

這種外部環境的壓力，迫使中國企業積極探尋不依賴EUV光刻機來提升芯片性能的方法，也就是如今華為韜定律所衍生的邏輯折疊技術。

華為的韜定律，與主流的摩爾定律并不是矛盾的。韜定律主導通過電路堆疊設計提升芯片的密度性能，摩爾定律主導通過縮短晶體管尺寸來提升密度性能，只不過后者需要先進的EUV設備進行制造。

臺積電、三星等先進晶圓廠可以輕松購買到ASML制造的EUV光刻機，英偉達、高通、蘋果等企業的先進芯片全是在EUV技術的加持下制造完成，這與華為的邏輯折疊技術完全屬于兩種發展方向。黃仁勛以傳統路徑的技術方法來判斷華為推出的新思路，這本身就存在一定的誤區。