1nm后的芯片：硅迎來最強繼任者

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隨著平面互補金屬氧化物半導體（CMOS）工藝尺寸接近物理極限，晶體管發展路線圖正轉向通過互補場效應晶體管（CFET）實現單片三維（M3D）集成。雖然硅（Si）-CFET 已證明單片堆疊的可行性，但其可擴展性受到高熱預算、摻雜擴散和對準復雜性的限制。

二維（2D）材料可提供原子級薄的半導體溝道，具有強靜電特性和低溫工藝兼容性，使其成為后端工藝（BEOL）兼容型 CFET 集成以及未來前端工藝（FEOL）替代的理想候選材料。

本文概述了 2D CFET 面臨的挑戰和前景，重點關注 2D 材料合成、n/p 型 2D 溝道工程、低電阻金屬接觸、可靠的柵極介質集成、FEOL/BEOL 兼容性以及 M3D 架構的互連協同設計。

此外，我們比較了不同堆疊結構的Si-CFET和2D-CFET的散熱和能耗，預測了2D溝道在散熱和功率效率方面具有更優的優勢。這些發現表明，2D CFET是一個極具吸引力的平臺，為實現埃級邏輯架構提供了一條可擴展且散熱高效的途徑。

簡介

硅（Si）基晶體管技術長期以來一直支撐著摩爾定律，通過從平面金屬-氧化物-半導體場效應晶體管（MOSFET）到鰭式場效應晶體管（FinFET）、環柵場效應晶體管（GAA FET）以及最近的互補場效應晶體管（CFET）（圖1a）的連續架構創新，實現了器件密度和計算性能的指數級增長。然而，隨著硅器件尺寸接近亞納米尺度（等效長度約為0.7 nm），進一步縮小尺寸將面臨材料固有的限制：由于硅/氧化物界面處表面散射增強，載流子遷移率降低；超薄氧化物中的量子力學隧穿效應導致過大的漏電和能量損失。這些挑戰，加上高熱預算（> 600 °C），阻礙了單片三維（M3D）集成，預示著傳統硅基器件尺寸縮小的時代即將終結。

圖 1：2D 互補場效應晶體管 (CFET) 技術的演變和工藝路線圖。

a.從平面硅互補金屬氧化物半導體 (CMOS) 到硅 CFET，最終到基于二維的 CFET 架構的擴展軌跡。超越傳統的擴展方式，二維材料實現了兩種關鍵的密度提升途徑：后端工藝 (BEOL) 兼容的二維 CFET 以及最終實現全二維 CFET 單片三維系統的長期路徑。b .從后端工藝兼容到全二維單片三維 (M3D) 集成的工藝重點領域，涵蓋四個研究方向：二維材料合成、接觸/界面工程、集成架構和電源布線。

利用二維（2D）材料是克服這一瓶頸并推動高密度集成超越硅（Si）的潛在策略。二維材料的固有特性為亞埃級時代的極端尺寸縮放提供了一種極具前景的解決方案。其原子級薄溝道，無懸空鍵，即使在單層結構中也能提供最佳的靜電控制，而體硅器件在單層結構中無法有效緩解短溝道效應。此外，二維材料的范德華（vdW）特性可實現無缺陷的垂直堆疊，使二維CFET能夠保持較高的載流子遷移率。而且，在CFET的堆疊結構中采用這些原子層可以降低器件的整體高度，從而促進超高密度二維CFET的開發并提高晶體管密度。因此，這種由材料驅動的從硅到二維CFET的轉變對于延續摩爾定律以及滿足未來工藝級集成對性能和功耗的嚴格要求具有吸引力。

二維CFET在下一代邏輯系統中的實際應用仍面臨諸多材料和工藝方面的挑戰。實現n型/p型性能的平衡需要針對各種二維材料進行精確的摻雜控制、接觸工程和功函數優化。由于二維材料表面化學惰性且無懸空鍵，實現無缺陷的超薄高介電常數材料仍然是一項重大挑戰。此外，晶圓級制造、二維堆疊的對準、穩健的層間介質隔離以及與后端工藝（BEOL）兼容的互連集成對于實現可重復且可擴展的M3D集成至關重要。滿足這些要求需要低溫合成、界面工程、原子級工藝控制和電路級協同設計等方面的廣泛進步，這表明二維CFET的可行性不僅是一個材料問題，更是一個集成和系統級挑戰。

本文對二維CFET技術進行了全面研究，重點闡述了其在連接M3D集成中先進的GAA結構方面的重要性。我們概述了二維CFET的關鍵挑戰和潛在解決方案，重點關注二維材料合成、n型/p型二維溝道工程、低電阻金屬接觸、穩定的柵極介質集成、前端/后端工藝兼容性以及M3D結構的互連協同設計。此外，我們利用熱有限元法 (FEM) 仿真分析了不同堆疊結構的 Si-CFET 和 2D-CFET 的散熱和能耗，證明了 2D 溝道在熱效率和功率擴展方面的優勢。最后，這項工作為可擴展、節能且可靠的非硅計算提供了路線圖，重點介紹了 M3D 架構中所有 2D CFET 的近期和中長期發展路徑，標志著埃級晶體管時代的到來。

二維 CFET M3D 集成工藝挑戰

二維材料最初因其基礎特性和柔性/傳感應用而受到關注，如今已迅速發展成為極具潛力的邏輯集成溝道材料。晶圓級合成、界面工程和電子均勻性方面的最新進展，使其從新興材料躍升為下一代晶體管的可行技術。早期的研究主要集中在前端工藝（FEOL）集成，其中二維半導體（包括MoS2、WS2、WSe2和Bi2O2Se）取代了傳統的硅溝道。然而，高溫生長和復雜的轉移工藝限制了其可擴展性和與現有制造流程的兼容性。

如今，研究重點已轉向后端工藝（BEOL）和單片三維（M3D）集成，這得益于二維材料在低溫（≤400°C）下的可加工性。直接在預制CMOS晶圓上生長或轉移二維材料，可實現邏輯層上邏輯（Logic on Logic）和存儲器層上邏輯（Memory on Logic）的集成，標志著工藝流程從橫向前端工藝（FEOL）縮放轉向縱向后端工藝（BEOL）縮放。二維材料不存在面外懸空鍵合，且具有超薄幾何結構，這進一步促進了垂直集成和層間連接，從而提高了二維CFET架構的面積效率。如圖1a右側所示，與后端工藝兼容的二維CFET通過垂直堆疊提高了集成密度，最終過渡到全二維架構將進一步顯著提高密度，實現真正的材料驅動型密度提升。

圖1b概述了推進與后端工藝兼容的二維CFET以及進一步發展全二維M3D架構所需的工藝挑戰。該轉型取決于三個主要方面：(i) 高質量二維半導體的低溫晶圓級合成；(ii) 實現低接觸電阻 (Rc) 和穩健柵極耦合的接觸和介電界面工程；(iii) 結構設計；以及 (iv) 實現可靠的垂直堆疊和熱管理的布線。

雖然與后端工藝 (BEOL) 兼容的二維 CFET 依賴于成熟的低溫生長技術（例如，等離子體增強化學氣相沉積 (PECVD)、金屬有機化學氣相沉積 (MOCVD)、原子層沉積 (ALD)）在非晶態 BEOL 介電材料上生長，但全二維架構提出了更為嚴格的要求。為了使二維材料能夠作為與硅相當的高性能前端工藝 (FEOL) 溝道，它們必須展現出類似外延的結晶性。此外，合成的二維薄膜必須表現出對后續層間通孔 (ILV： interlayer via) 形成和金屬化步驟相關的熱應力和機械應力的工藝耐受性和機械穩定性。

對于與后端工藝 (BEOL) 兼容的器件，主要關注點在于通過無缺陷金屬接觸來最小化電阻 Rc，并通過優化原子層沉積 (ALD) 介質和與二維絕緣體集成來降低等效氧化層厚度 (EOT：equivalent oxide thickness)。機械魯棒性在所有二維結構中都至關重要。界面粘附工程對于抑制超薄二維層的剝離至關重要，尤其是在 ILV 刻蝕和化學機械拋光 (CMP) 引起的高機械應力下。Schram 等人報道了由于二維材料與介質在 CMP 工藝高機械應力下的結合力較弱，導致 WS2從底層 SiO2 剝離。在電學方面，實現可靠、高良率的閾值電壓 (VTH：threshold-voltage) 可編程性對于堆疊式二維 n/p FET 的平衡 CMOS 操作至關重要，這通常需要利用原子層介質或工程化的界面偶極子。

在集成架構方面，二維CFET需要精心的結構設計，以確保電氣和熱隔離，并在BEOL高度限制內實現可靠的垂直堆疊。隨著集成向全二維單片系統發展，統一的二維系統架構的開發需要重新定義工藝設計套件（PDK），以適應材料和層相關的變化。此外，原子層蝕刻（ALE）在實現原子級結構形成方面發揮著至關重要的作用，它能夠精確控制柵極、溝道和垂直互連，從而最大限度地提高面積效率和器件密度。

最后，采用背面供電網絡（BSPDN）對于BEOL集成工藝至關重要，它可以釋放BEOL空間用于二維器件堆疊。隨著集成向全二維M3D架構發展，需要將BSPDN與平面二維金屬互連相結合的混合布線結構，以實現跨多個二維層的節能信號分配和供電。

可擴展二維半導體的增長策略

早期二維復合場效應晶體管（2D CFET）的演示主要集中在實現垂直堆疊、電隔離的n型和p型晶體管。這可以通過兩種主要方法實現：在工藝和熱約束條件下，直接在后端互連層上合成二維材料（圖2a）；或者將已生長的二維薄膜進行層轉移（圖2b）。總的來說，這兩種策略都需要在大面積上制備高質量的薄膜。

圖 2：用于 CFET 應用的 2D 半導體直接生長和集成的策略和指標

a、b 示意圖展示了通過直接生長和轉移高質量薄膜實現二維材料的 M3D 集成。c、d 示意圖展示了直接生長過程，涵蓋單成核和多成核生長策略，并闡述了疇生長演化為可擴展薄膜的過程。e–h 展示了高溫可擴展生長策略，包括階梯引導生長 (e)、化學氣相沉積 (CVD) 中的參數控制生長 (f)、可控前驅體通量 CVD 生長 (g) 和亞同構生長 (h)。i–l 展示了與后端工藝 (BEOL) 兼容且可擴展的生長策略，例如改進的金屬有機化學氣相沉積 (MOCVD) (j)、受限 CVD (i)、等離子體增強 CVD (PECVD) (k) 和原子層沉積 (ALD) (l)。m 展示了二維材料在任意襯底上的典型轉移過程。n、o 示意圖分別突出了高效的剝離策略和改進的支撐層去除方法。 p 蜘蛛網圖基準測試了不同生長方法的可擴展性、晶體質量、均勻性、成本、生長速率和后端工藝兼容性。q 文獻中報道的代表性技術的生長面積與生長溫度的關系圖，包括 CVD、MOCVD、外延、PECVD 和 ALD。

二維材料的直接生長（圖 2c）是通過氣相成核（vapor-phase nucleation）實現的，形成single domain 或multiple isolated domains，這些domains隨后聚結成連續薄膜。為了獲得高結晶度和可擴展的薄膜，需要抑制成核、加快domains生長速度并優化domains取向以最大程度地減少晶界（圖 2d），這最終決定了薄膜是多晶還是單晶。具體而言，用于 CFET 的直接合成面臨兩個根本挑戰。首先，獲得單晶薄膜通常需要外延生長，這限制了襯底的選擇，并且與 M3D 集成不兼容，因為 M3D 集成需要在多晶或非晶絕緣層上沉積。其次，前驅體的高蒸氣壓或解離能，加上高能量消耗的反應動力學，需要更高的生長溫度，超過了 400°C 的 BEOL 兼容性極限，這可能會損壞集成晶圓上的底層器件。

人們已經廣泛探索了各種自下而上的生長技術用于晶圓級二維材料的合成。然而，只有少數方法能夠同時兼顧可擴展性、高晶體質量、低溫加工以及在規模-成本-性能方面具備商業化潛力。單晶薄膜的外延生長是通過單向二維疇的聚結實現的，而這又取決于生長襯底的晶體結構。在諸如Al?O?(0001)或Au(111)等高對稱性晶體襯底上進行氣相生長（如CVD、MOCVD和分子束外延(MBE)）時，由于成核路徑簡并，通常會導致孿晶或取向錯誤的疇。相比之下，通過表面工程獲得的高指數襯底具有較低的對稱性和規則排列的原子臺階邊緣（圖2e），這打破了反平行疇成核能的簡并性，并作為成核的定向模板，從而能夠形成單向排列的疇，實現無縫拼接，最終實現晶圓級單晶生長。除了表面工程之外，生長參數（例如高襯底溫度和合適的先驅體比例）對疇的取向也具有顯著影響（圖 2f）。盡管外延策略能夠實現優異的結晶度，但其可擴展性有限（< 2 英寸）、生長溫度高以及工藝環境苛刻等缺點，使其更適合基于轉移的集成，而非直接生長。

對于工業規模化而言，CVD 和 MOCVD 已成為制備大面積多晶薄膜最可行的方法。在 CVD 中，通過選擇合適的先驅體化學成分、優化流動以及使用鹽添加劑或芳香族分子作為成核促進劑來調控氣相通量，已顯著提高了薄膜的均勻性和可重復性。然而，固態先驅體 CVD 中常見的到達速率限制機制，以及金屬氧化物的升華和上游耗盡，都會阻礙可重復性。近期的策略側重于維持過渡金屬和硫族元素前驅體的穩定和局部供應，采用的方法包括過渡金屬箔、金屬前驅體封裝的二氧化硅纖維或氧化石墨烯（GO）納米多孔結構以及可控的硫族元素單體進料（圖 2g）。特別是，最近在 12 英寸非晶 Al2O3 晶圓上上成功制備了單層 MoS2（圖 2g），這得益于對前驅體通量和襯底工程的精確控制，重新激發了 CVD 的應用潛力。

MOCVD 使用可獨立輸送的氣態前驅體，從而在生長過程中更好地控制分壓、金屬與硫族元素的比例以及總壓。這種精確的通量控制有助于維持低過飽和度，有利于逐層生長動力學和單層選擇性。然而，盡管 MOCVD 即使在非晶襯底上也能進行規模化生產，但大多數策略需要高溫，限制了其與后端工藝的兼容性。

近年來，一些研究展示了改進的 MOCVD 方法，可以在保持晶體結構的同時降低生長溫度。例如，通過獨立調節金屬與硫族元素的通量比并維持富硫族元素氣氛，已分別在接近 350 和 450 °C 的溫度下生長出單層 MoS2和 WSe2。前驅體化學也起著決定性作用：例如，將 Mo(CO)6 與二甲硫醚共注入可生成在極低溫度下分解的活性中間體，從而在約 150 °C 的溫度下于聚合物和玻璃基底上生長單層 MoS2。此外，如圖 2i 所示，通過使用兩個獨立的爐區將前驅體分解和反應與薄膜生長解耦，可以最大限度地減少寄生反應，并精確控制到達基底的活性物質，從而在 300 °C 下實現晶圓級單層生長。此外，使用堿性促進劑（NaCl）可進一步將生長溫度降低至 250 °C，但會降低薄膜質量，影響器件應用。簡而言之，氣相前驅體控制、低溫分解和新型反應器設計使得 MOCVD 成為從實驗室合成到晶圓級制造的天然橋梁。

除了單步氣相合成之外，兩步法（即先對非晶態金屬或二維層進行硫化或硒化）能夠實現可擴展的成核控制，但由于晶粒隨機排列，所得薄膜通常仍為多晶結構。最近報道的一種利用石墨烯模板的亞生長法（hypotaxy）已在非晶態或晶格失配的襯底上制備出晶圓級單晶二維薄膜（圖2h），盡管該方法仍需高溫處理。盡管如此，亞生長法為采用基于等離子體增強化學氣相沉積（PECVD）的硫化或硒化方法作為低溫合成的潛在途徑提供了有價值的指導。

隨著溝道長度接近納米尺度，直接生長納米級單晶溝道無需進行劇烈的刻蝕工藝，從而具有顯著優勢。近期，一種利用受限溝槽邊緣異質成核的受限CVD方法（圖2j）實現了精確的溝道定位和晶體結構控制。Kim等人將這種生長方法擴展到與BEOL工藝兼容的溫度范圍，實現了CFET器件的無縫單片集成。此外，諸如PECVD和ALD（圖2k和l）等與BEOL工藝兼容的技術，由于其固有的低工藝溫度、優異的可擴展性和在半導體行業的廣泛應用，尤其引人注目。然而，這些方法通常會導致納米級晶粒尺寸，進而造成較低的遷移率和富含陷阱的晶界，因此需要采用諸如激光退火或取向引導方法（如亞同構生長）等結晶度增強策略，才能達到與先進電子應用兼容的性能水平。

盡管直接生長具有諸多優勢，但低溫生長條件下可實現的結晶度有限，因此必須采用可擴展的轉移策略來實現CFET集成。圖2m展示了一種轉移工藝：首先在生長好的二維薄膜上涂覆支撐層（例如PMMA、PDMS或金屬），然后將其剝離，轉移到CFET模板上，最后去除支撐層。迄今為止，大多數大面積CFET集成研究都依賴于基于聚合物的濕法轉移，特別是PMMA，因為其工藝簡單且與晶圓級兼容。然而，劇烈的化學剝離和聚合物殘留通常會降低溝道完整性和界面質量，導致器件性能不穩定和良率低。干法轉移技術利用支撐層（例如聚碳酸丙烯酯、熱釋放膠帶或金屬）、二維材料和目標襯底之間的粘附力差異，可以獲得更潔凈的界面。然而，范德華粘附力難以按需調節，因此，機械損傷和繁瑣的支撐層去除步驟限制了其在高密度CFET架構中的應用。

無蝕刻劑剝離技術的創新，例如使用水溶性犧牲層，可以減輕化學損傷，但仍受限于薄膜均勻性和可擴展性。另一方面，雖然毛細力輔助剝離利用了二維材料/藍寶石界面處的親水/疏水差異，但高水表面張力和較長的釋放時間會導致表面缺陷，因此需要進一步優化以確保與CFET的兼容性。為了最大限度地減少支撐層污染，人們已經探索了低殘留聚合物（例如聚苯乙烯、聚乙烯醇、醋酸纖維素、松香和石蠟）以及冰，但如何在大面積上實現足夠的機械強度仍然是一個挑戰。

近年來，一些進展，例如靜電排斥輔助轉移（圖 2n）和界面工程化的生長基底，實現了更清潔、可控的剝離。同樣，犧牲中間層（例如硒或鉍）以及可通過紫外光照射或激光照射調節粘附力的功能性聚合物支撐層，為無污染地去除支撐層提供了有前景的途徑（圖 2o）。人們還探索了采用絕緣支撐層（例如 BCB 粘合劑（圖 2n）或聚丙烯腈）的新方法，其中支撐層在轉移后得以保留。然而，這些永久性層的存在可能會給后續的 CFET 加工帶來挑戰。

盡管取得了這些進展，但目前尚未有完全可靠的工藝能夠同時確保晶圓級無損傷剝離、無殘留釋放以及CFET級別的對準精度。除了溝道轉移之外，將層轉移擴展到金屬觸點和高介電常數材料也為改善CFET堆疊中的接觸電阻和介電界面提供了一條可行的途徑。然而，垂直堆疊器件的套刻精度和對準容差仍然是主要的瓶頸。最終，開發全自動且可擴展的自對準轉移平臺對于實現足夠高的重復性、良率和吞吐量至關重要，從而能夠證明CFET的成本效益比是合理的。

最后，圖2p以蜘蛛網圖的形式比較了各種生長技術在結晶度、均勻性、可擴展性、生長速率、成本和BEOL兼容性方面的差異，并突出了它們各自的優勢和局限性。圖2q進一步總結了主要研究，分析了不同方法的生長溫度和可實現的薄膜尺寸之間的關系。這些對比表明，傳統的高溫外延技術雖然能夠制備單晶二維材料，但仍受限于襯底選擇和熱預算。相反，諸如PECVD或ALD等可擴展的低溫方法雖然具有工業可行性，但往往會犧牲晶體質量。介于這兩種極端情況之間，MOCVD能夠精確控制前驅體，保證晶圓上的均勻性，并可調控反應區，從而將前驅體分解與薄膜生長解耦，實現與后端工藝（BEOL）的兼容性。

展望未來，前驅體化學、氣相反應工程和新型反應器設計的持續進步，以及取向引導亞生長、兩步法激光退火籽晶層、CVD或MOCVD中的混合等離子體輔助反應動力學工程和模板引導生長等創新策略，有望在接近后端工藝兼容的溫度下，在介電和非晶表面上可擴展地合成前端工藝（FEOL）質量的二維薄膜，從而實現可替代硅的二維CFET。

可擴展二維CFET器件的改進策略

盡管二維材料的選擇性合成策略取得了顯著進展，但仍存在一些關鍵挑戰阻礙其在高性能電子器件中的實際應用。圖3將重點轉向合成后的調控，展示了二維材料在滿足下一代器件應用嚴苛要求方面的能力。基于此，三個關鍵方向成為性能優化的決定性因素。首先，對二維溝道層進行結構和化學調控可以提高薄膜質量和載流子傳輸性能。其次，需要精心設計接觸界面，特別是金屬-半導體界面處的費米能級釘扎，因為金屬誘導能隙態（MIGS）會限制載流子的有效注入。第三，采用化學相容的柵極絕緣層和界面層對于穩定器件運行和確保材料無縫集成至關重要。

圖 3：可擴展 2D CFET 的器件改進策略，包括溝道、金屬接觸和介電界面

示意圖展示了最先進的二維溝道改進技術。(a) 等離子體處理；(b) 鈍化；(c) 氧修復；以及 (d) 應變工程，用于高性能場效應晶體管(FET)的二維溝道。示意圖展示了最先進的二維場效應晶體管金屬-二維界面工程技術，旨在降低接觸電阻，實現高質量的歐姆接觸。(e) 超潔凈的范德華(vdWs)接觸，該接觸是通過在單層MoS2和WSe2上直接蒸發10 nm In與Au形成的。In原子和S/Se原子之間的范德華間距分別為2.4 ?和2.94 ?，表明In被輕柔地沉積在單層上。(f) 采用邊緣接觸結構制造的二維場效應晶體管，有助于形成歐姆接觸，從而實現亞10 nm柵長器件。電荷通過共價鍵直接從金屬層注入到二維材料中。g 半金屬Bi-二維接觸的橫截面視圖。虛線區域顯示了Bi-二維界面處的差分電荷密度（紅色，帶正電狀態；藍色，帶負電狀態）。半金屬Bi-MoS2（dSpacing_MoS2 = 3.4 ?）接觸表現出零肖特基勢壘高度和接近量子極限的低接觸電阻（123 Ω μm）。h 在二維場效應晶體管（FET）接觸上進行表面選擇性Y摻雜，可實現金屬緩沖層接觸，從而表現出接近量子極限的接觸電阻。i 最先進的二維/高介電常數柵堆疊集成方法，包括三甲基鋁（TMA）“浸泡”處理的中間層、準/混合范德華晶格籽晶層、等離子體改性表面和二維原生氧化物。

二維溝道性能提升策略

基于等離子體的表面工程已成為一種調控二維半導體表面成分和抑制外在缺陷態的有效途徑，從而增強其電子性能（圖 3a）。通過鈍化空位和低損傷表面清潔，等離子體處理可以顯著提高器件的重復性和穩定性。例如，低能量的 O?/Ar (1:3) 等離子體處理可以在 MoS?上誘導形成二維 MoO? 層，該層可以鈍化硫空位 (Vs) 并屏蔽電荷散射核心，從而抑制缺陷引起的性能退化，并實現載流子遷移率的精細調控。類似地，等離子體工程已被證明能夠有效改善新興 p 型溝道（例如元素碲 (Te)）的電學特性。低溫 Ar 等離子體處理可以提高 Te 溝道的結晶度，同時將表面粗糙度降低約 30.6%，并將費米能級向價帶頂移動。這種重新分布增強了p型傳輸，使導通電流提高了約20倍，同時亞閾值擺幅（SS）較未處理的器件降低了約51%。此外，等離子體輔助改性對CVD生長的單層WS2表現出顯著優勢，其中Ar等離子體預處理可去除界面污染物和弱結合吸附物。這種清潔作用降低了WS2金屬界面處的肖特基勢壘高度，從而促進了更高效的載流子注入。

鈍化在抑制二維材料的本征缺陷和減輕外在擾動方面起著至關重要的作用，從而保持其本征特性，提高器件的性能、穩定性和機械可靠性（圖3b）。此外，鈍化促進的缺陷修復過程可以進一步放大這些優勢，從而提高長期可靠性（圖3c）。采用三氟甲烷磺酰亞胺 (TFSI) 基酸處理法對單層 MoS2 中的硒空位 (Vs) 進行氫化和鈍化。在原子尺度上，TFSI 處理使空位附近的配位不足的 Mo 位點弛豫，從而減輕局部應力集中，否則這些應力集中會引發裂紋萌生。因此，靜態疲勞和循環磨損可靠性分別提高了約 2 倍和 10 倍，有效抑制了過早失效。

鈍化方法也被推廣到典型的 p 型半導體，例如 WSe2 和元素 Te。在 WSe2 中，硒空位 (VSe) 特別容易形成。因此，采用了一種巧妙的技術，即使用鋁摻雜氧化鋅 (AZO) 鈍化層作為氧庫，使氧陰離子能夠取代 Seo 位點上的空位。氧的引入消除了缺陷引起的帶隙中間態，并抑制了載流子散射。因此，WSe2 FET 的空穴遷移率高達 ~ 100 cm2 V?1 s?1。對于 Te 而言，沉積 ALD 生長的 Al2O3 鈍化層可實現超越簡單封裝的協同化學-機械增強效果。Al2O3 前驅體三甲基鋁 (TMA) 是一種強還原劑，可去除殘留氧物種并將 TeO 和 TeO2 相轉化為均勻的多晶 Te 薄膜。同時，Al2O3 和 Te 之間的熱膨脹系數不匹配會在 Te 晶格內產生拉伸應變，促進晶粒合并和長程結構有序化。這些化學和應變介導效應共同顯著改善了結晶度和電子傳輸特性。

應變工程利用二維半導體的機械柔性，在溝道內實現局部定制的應變場，從而實現對器件性能的空間選擇性調控（圖 3d）。通過將 MoS2 共形層壓到熱掃描探針光刻 (T-SPL) 定義的正弦納米形貌上，實現了應變工程，結果表明，該方法能夠在保持界面完整性的同時，賦予器件穩定的多軸拉伸應變。這種方法可以調節 K 谷和 Q 谷的分布，抑制谷間電子-聲子散射，即使在約 1% 的相對較小的拉伸應變下，也能獲得高達 185 cm2 V?1 s?1的高遷移率。此外，通過等離子體增強化學氣相沉積 (PECVD) 在 350 °C 下沉積 SiNx覆蓋層，表明可以在器件制備后引入機械應變。值得注意的是，隨著溝道長度的減小，中心區域的局部應變狀態會轉變為拉伸形變。這種拉伸應變降低了導帶 K 谷，有效地降低了肖特基勢壘高度和 Rc，而受力覆蓋層施加的機械下壓則縮小了范德華間隙，增強了界面電子隧穿。

源漏接觸工程

范德華接觸提供了一種可擴展的二維場效應晶體管（2D FET）降低接觸電阻的方法，它消除了傳統金屬化過程中產生的界面反應和損傷（圖 3e）。在單層 MoS2上輕度蒸鍍 In/Au 電極可形成原子級精確的 2.4 ? 范德華間隙，且無明顯界面物質，從而使單層器件的接觸電阻 Rc達到 3 kΩ μm，少層器件的接觸電阻Rc達到 800 Ω μm，且遷移率超過 150 cm2 V?1 s?1。在 WS2和 WSe2上，基于 In 的接觸也觀察到了類似的范德華間隙（2.9 ?）和性能趨勢。在 MoS286 上 CVD 生長的二維 Cd 電極展現出 70–100 Ω μm 的低電阻 Rc、942 μA μm?1 的導通電流密度 Ion、超過 108 的 Ion/Ioff 比以及 160 cm2 V?1 s?1的高遷移率。通過降低費米能級釘扎效應，范德華接觸能夠實現功函數控制的肖特基勢壘調制，并適應 400°C 的 BEOL 工藝溫度。

邊緣接觸是解決二維 FET 中傳統頂部接觸結構根本局限性的有效方法（圖 3f）。這種結構通過建立共價鍵合界面最大限度地縮短了載流子注入距離并減輕了費米能級釘扎效應，這對于垂直堆疊的納米片和 CFET 器件尤為有利。等離子體輔助刻蝕工藝，例如氬氣或SF6/O2等離子體刻蝕，能夠產生潔凈且高反應活性的邊緣，同時最大限度地減少氧化和聚合物殘留。隨后在高真空環境下沉積金屬，可形成歐姆接觸，如MoS2邊緣接觸場效應晶體管(FET)所展現的線性I-V特性所示。這些器件實現了Rc ≈?1 kΩ μm和更低的肖特基勢壘高度，從而實現了高于400 μA μm的離子電流密度(Ion)。結果驗證了邊緣接觸工程對于獲得滿足先進CFET尺寸縮放標準的低電阻、高性能二維器件至關重要。

在金屬-二維半導體結中，金屬-絕緣體界面(MIGS)會帶來額外的限制，它會引入能壘并顯著增加接觸電阻，從而降低電流傳輸能力。解決二維FET中這一限制的一種潛在方法是采用半金屬接觸（圖3g）。半金屬在費米能級處幾乎不具有態密度，因此降低了導帶相關的MIGS。費米能級位于導帶底附近，有利于高效的歐姆注入<。Bi和Sb通常是典型的半金屬，在單層二維場效應晶體管（2D FET）中表現出這種機制。各種二維場效應晶體管，例如MoS2、WS2和WSe2，均表現出零或接近于零的肖特基勢壘高度、超過108的Ion/Ioff比以及線性I-V特性。最低的Rc超過42 Ω μm，同時保持Ion > 1.2 mA μm-1。密度泛函理論 (DFT) 計算表明，這種優異的性能歸因于金屬-二維界面處的窄隧穿勢壘，以及導帶排列帶來的更高簡并電子密度和更低的薄層電阻。理論與實驗結果的強相關性驗證了無勢壘傳輸，并將半金屬接觸定位為一種可擴展的方法，用于實現超低電阻二維電子器件，適用于未來的 CFET 集成。

另一種引人入勝的金屬化技術是在二維場效應晶體管（2D FET）接觸中進行表面選擇性釔（Y）摻雜，從而形成超薄金屬緩沖層，該緩沖層展現出接近量子極限的接觸電阻（圖3h）。摻入Y摻雜劑可部分取代MoS2表面的S原子，從而將額外的電子注入晶格。密度泛函理論（DFT）計算表明，該過程在能量上是有利的，僅需1.42 eV的形成能，并且能夠在界面處形成簡并摻雜的MoS2。當Y摻雜量約為8%時，費米能級升高，使MoS2的功函數（2.8 eV）降低到低于本征2H-MoS2的電子親和勢（4.3 eV），從而促進歐姆取向。此外，Y 將 2H 到金屬的轉變勢壘從 1.57 eV 降低到 0.34 eV，從而在 BEOL 兼容的溫度范圍內實現了顯著的金屬化。該方法在兩英寸晶圓上制造了自對準的 10 nm 溝道長度 MoS2 FET，其 Rc 為 69 Ω μm，總電阻為 235 Ω μm，Ion 為 1.22 mA μm-1，彈道比（ballistic ratio）為 79%，跨導為 3.2 mS μm-1，突顯了 Y 誘導金屬接觸在 M3D 系統中實現先進 2D 邏輯的制造可行性和可擴展性。

高介電常數柵極介質集成

在M3D架構中實現二維邏輯的另一大挑戰在于超薄高介電常數介質與二維半導體的集成。根據國際器件與系統路線圖（IRDS）報告，到2031年，等效氧化層厚度（EOT）和電容等效厚度（CET）應分別小于0.5 nm和0.9 nm。柵極介質必須具備超過10 MV 的擊穿電場（Ebd）、較大的帶隙以及足夠的能帶偏移，以防止量子隧穿并降低柵極漏電流密度。

傳統的原子層沉積（ALD）法生長的氧化物，例如HfO2和Al2O3，在具有無懸空鍵表面的二維溝道上成核困難，導致均勻性差和界面陷阱密度（Dit）高。這促使人們開發了柵堆疊界面工程技術（圖 3i），例如無機中間層、準/混合范德華晶格（vdWs）籽晶層、等離子體或臭氧改性二維表面以及二維原生氧化物生長。有機分子層（如苝四羧酸二酐(perylene-tetracarboxylic dianhydride）和無機Sb2O3）能夠在保持溝道完整性的同時實現介電層的穩定生長，并展現出范德華緩沖功能。兩步原子層沉積（ALD）方法，包括三甲基鋁（TMA）浸泡籽晶層和低溫氧化，能夠提高介電層的均勻性和界面完整性。

近年來，準范德華晶格和混合范德華晶格籽晶介電層取得了顯著進展，其漏電流低于0.01 A cm-2，亞閾值擺幅（SS）低于70 mV dec-1，滿足了開關效率和漏電流閾值的必要條件。高介電常數材料，例如基于CaF?和HfO?的復合材料，為在BEOL兼容的熱限制（≤400°C）內實現亞1nm等效氧化層厚度（EOT）提供了可擴展的解決方案。盡管取得了這些進展，但實現晶圓級均勻性、晶體規整性和閾值電壓穩定性仍然是一個巨大的集成挑戰。未來二維CFET在M3D架構中的應用將依賴于低溫、無缺陷且與CMOS兼容的介電工藝，這些工藝能夠確保有效的柵極控制、高良率并降低層間靜電干擾，從而促進垂直堆疊的二維邏輯電路的實現，并提高其能效和可擴展性。

二維材料在CFET中的幾何集成

基于近期二維CFET架構的工程進展，包括高質量合成、接觸優化和界面工程，下一個關鍵問題是：這種二維溝道平臺能否真正取代硅，成為先進邏輯器件中的主流選擇。除了概念驗證之外，技術替代還需要在靜電特性、工藝溫度、接觸電阻和晶圓級良率等方面實現定量兼容。近期研究表明，二維溝道可以滿足這些指標，同時保持堆疊晶體管層的結構和電學完整性。

原子級薄的平面二維溝道通過保持較小的靜電特征長度和呈現無懸空鍵的表面，從而抑制了亞10納米柵極長度下的短溝道效應，減少了界面缺陷和遲滯現象。隨著溝道和堆疊層厚度的減小，器件高度和寄生電容也隨之降低，從而在給定驅動電流下提高了工作頻率。此外，單層二維材料即可作為亞納米級擴散阻擋層，實現比傳統TaN更薄、更有效的阻擋層。減薄阻擋層/襯墊層可以恢復有效導體寬度，并降低后端互連線和通孔電阻。在器件技術路線圖中，隨著重點從橫向尺寸縮小轉向功能尺寸縮小和垂直集成，這些特性使二維材料成為持續尺寸縮小的可靠溝道材料。

已證實，CFET 或 3D 堆疊 FET (3DS FET) 的實現方法是：在 ≤ 400 °C 的溫度下直接生長單晶二維溝道，然后逐層堆疊，無需轉移，從而實現 BEOL-over-FEOL 集成。這種方法既能保持底層器件的完整性，又能實現清潔的、垂直排列的晶體管層，且在與 BEOL 兼容的熱預算范圍內25。其關鍵在于幾何約束，即使在非晶氧化物上也能形成單晶核，從而獲得單晶薄膜，并在無需轉移的情況下形成上層溝道。由此產生的清潔范德華界面和低熱預算可防止下層器件的性能退化，同時允許晶體管的垂直排列。如果將轉移工藝作為備選方案，則應通過轉移后封裝和低損傷原子層沉積 (ALD) 來減輕殘留物、褶皺和微裂紋等變異源。雙柵平面堆疊結構能夠實現類似GAA的控制，抑制亞閾值擺幅（SS）、漏極感應勢壘降低（DIBL）以及柵極長度（Lg）≤ 5 nm時的關態電流密度Ioff。雖然降低等效氧化層厚度（EOT）通常會增加寄生電容，但超薄二維溝道和堆疊結構能夠最大限度地減少這種影響。同時，無懸空鍵界面降低了遲滯和閾值電壓（VTH）漂移，從而提高了晶圓級平均性能。從工藝角度來看，將低損傷原子層沉積（ALD）與穩健的封裝（例如ALD-Al2O3或氟碳涂層）相結合，可以阻擋吸附物并控制熱負荷和等離子體負荷。

從接觸、極性和性能的角度來看，圖4a-d展示了如何滿足前端工藝（FEOL）的要求。 WSe2 具有低釘扎因子，因此僅通過選擇金屬功函數即可在大范圍內調節肖特基勢壘高度，從而無需高溫離子注入即可形成源/漏極（例如，對比 WSe2-Pt 和 WSe2-Ti）。MoS2 (nMOS) – WSe2 (pMOS) 對即使在亞納米溝道厚度下也支持互補型 CMOS 操作，并且與 BEOL 工藝 ≤ 400 °C 的預算兼容。在性能指標方面，采用雙層/雙柵結構的具有 Au 電極的多晶 MoS2 器件的離子電流密度 Ion ≈ 1.55 mA μm-1，并且在sub-10 nm 溝道厚度下仍能保持約 100 cm2 V-1 s-1的載流子遷移率，超過了該范圍內典型的 Si 值（約 10 cm2 V-1 s-1）。實際目標包括 Rc ≤ 1–3 kΩ μm，接觸電阻 (ρc) ≤ 10?8–10?9 Ω cm2，SS ~ 65–75 mV dec?1，DIBL ≤ 80 mV V?1。

圖 4：用于 M3D 集成的 2D CFET 的垂直 CMOS、互連縮放和原子層工程方法

M3D集成垂直CMOS和邏輯電路：(a)垂直CMOS陣列的n型和p型MOS晶體管轉移特性，(b)垂直CMOS反相器的電壓轉移特性，其中插圖和藍色方框分別表示電壓增益曲線和噪聲容限。(c)對8英寸晶圓上的底部接觸FET進行統計分析，以及(d)對200毫米晶圓上良率>99%且σ分布緊密的FET進行統計分析。邏輯器件互連尺寸縮小和結構挑戰。(e)采用雙鑲嵌銅互連結構，石墨烯蓋層直接位于銅表面（Gr/Cu，左）或位于石墨烯下方的選擇性鈷蓋層上（Gr/Co/Cu，右）。(f)在室溫下獲得的Ru/缺陷MoS2/SiO2/Si樣品的透射電子顯微鏡(TEM)圖像。 g 采用更薄的TaSx阻擋層/襯墊層與銅的示意圖，在更窄的互連線中觀察到更顯著的性能提升。使用單層高質量TaSx薄膜可以進一步大幅降低電阻。原子層沉積（ALD）和原子層蝕刻（ALE）技術在M3D集成中的可擴展性。h 半鑲嵌互連工藝的示意圖。互連結構和電路圖的示意圖：（i）阻擋層/襯墊層將金屬互連線與層間介質隔開，以及（j）由無底阻擋層形成的結構，以實現金屬互連線之間的直接接觸。

為了證明晶圓級均勻性和良率，晶體管的性能指標應在大規模陣列上取平均值，而不是單個“明星器件”。圖 4c 和 4d 顯示，在 200 mm 晶圓上實現了 > 99% 的良率和緊密的 σ 分布，VTH、Ion/Ioff、薄層電導和遲滯寬度均較小。標準化工藝流程，包括底部接觸、控制金屬高度和轉移殘留物管理，可以抑制芯片間的差異。這使得可以根據晶圓統計數據討論 PDK 就緒情況，并支持設計-工藝閉環，例如，將 Rc 的累積分布函數直接與電路規格匹配。在短期內，多晶二維 FET 為 BEOL 背板提供了一條切實可行的途徑；在中長期，基于單晶生長的層將自然地擴展到垂直 CMOS。

此外，BEOL 接觸金屬線寬正接近電子平均自由程增大；因此，金屬電阻率急劇上升，襯墊和勢壘進一步縮小了有效導體寬度。由此，導線延遲和功耗主導了系統性能，而縮短導線長度并使各層器件更緊密排列的CFET結構成為合理的架構解決方案。二維材料通過結合≤400°C的工藝兼容性、超薄溝道中的強靜電特性以及亞納米級勢壘功能，支持這一方向，從而實現垂直方向上的互補邏輯。其結果是降低了Rc延遲、降低了導線能耗并減小了內部通孔電阻，使器件級和工藝級的性能提升與系統級瓶頸的緩解相一致。

二維材料結合了四個直接滿足前端工藝（FEOL）需求的特性，并在高度微縮節點上提供與先進硅材料相當或更優的性能：(i) 具有強靜電特性的原子級薄溝道；(ii) 低溫兼容的接觸和極性工程；(iii) 在非晶襯底上生長單晶的能力；以及 (iv) 本征亞納米級勢壘。功能方面，這些特性共同將晶體管尺寸縮小到超過約 12 nm 的硅極限，即使在 5-7 nm 以下的柵極長度下也能保持設計裕量。當與基于生長的 M3D 技術結合用于 CFET 制造時，這些特性可以縮短互連線，并緩解線材能耗和延遲瓶頸，從而使器件級性能提升與系統級改進保持一致。在兼容性和可制造性方面，低成本單晶生長和雙柵、GAA 等效靜電特性確保了前端工藝 (FEOL) 的定量兼容性。低溫接觸工程和互補 CMOS 極性表明，性能和可制造性可以在同一工藝窗口內共存。200 mm 襯底上的晶圓級數據（包括良率和均勻性圖）表明，可以基于制造平均值而非單個器件的性能來論證，從而支持 PDK 的就緒性以及設計-工藝閉環。

在集成路徑上，一條務實的采用路徑正在形成：近期推出的多晶 2D FET 可實現后端工藝 (BEOL) 兼容的 CFET。在現有生產線內實現背板和傳感器-邏輯共集成，預計將在接觸電阻降低、柵堆疊穩定性以及低熱預算下的晶圓級均勻性方面取得關鍵突破；中長期來看，單晶低溫生長和先進的原子級工藝控制應能支持垂直堆疊的CMOS層，從而實現邏輯疊加集成。從長遠來看，潛在的全二維CFET架構面臨著巨大的集成挑戰。全二維結構的CFET由多個弱耦合的范德華界面組成，這些界面的整體不穩定性可能會在BEOL工藝中造成相當大的可靠性問題。由于相鄰二維層之間的層間剪切強度固有地較低，范德華界面處的熱循環、等離子體暴露、污染、分層和應變會逐漸損害界面完整性，尤其是在高密度堆疊系統中。

由于二維材料具有極高的表面積/體積比，界面粘附能對環境暴露尤為敏感，因此這一挑戰可能十分顯著。先前的研究表明，范德華表面的粘附能會在暴露于空氣中數分鐘內迅速下降，這是由于空氣中的污染物和水分被吸附所致；而剝離前的預冷處理可以延緩這種退化。

此外，當多個二維層垂直排列時，由于層間機械耦合的累積減弱，界面劣化可能會出現在連續的范德華邊界處。盡管二維半導體因其原子級厚度和優異的靜電特性在理論上對M3D集成具有吸引力，但實際的堆疊結構必然會產生多個界面。因此，界面工程對于在保持電完整性的同時降低寄生電容和變異性至關重要。此外，通用層間材料和高介電常數材料的進步可以與化學和物理性質不同的二維通道無縫集成。將HfSe2作為范德華前驅體進行轉移，隨后通過等離子體氧化生成HfO2，已證實能夠消除界面能隙態產生的陷阱態，同時保持原子級平整且原始的范德華界面。逐層穩定化技術能夠增強層間耦合，為在后端工藝兼容的條件下提高全二維CFET結構中范德華界面的可靠性提供了一種可行的方法。

就前端工藝而言，二維材料提供了一個確定性且易于制造的平臺，在應對關鍵集成挑戰方面明顯優于其他低維替代方案，例如碳納米管（CNT）陣列。此外，通過低溫加工、垂直堆疊和強靜電控制等多種手段的結合，二維材料為后硅時代高密度邏輯器件的實現提供了一條可靠的途徑。

表 1 列出了決定前端工藝 (FEOL) 可行性的關鍵制造和器件指標：熱預算、靜電控制（通過等效氧化層厚度 EOT）、接觸電阻 (Rc) 和比接觸電阻 (ρc)、對準/密度可控性、載流子極性工程、遲滯/陷阱、非晶襯底上的單晶生長以及溝道堆疊在互連尺寸縮減中作為阻擋層/襯墊的能力。“當前”反映了傳統硅 CMOS、碳納米管（代表其他低維材料）和二維邏輯工藝的現狀；“目標”列出了與后端工藝 (BEOL)/M3D 集成相一致的切實可行的中短期目標。

表 1：硅 CMOS、一維碳納米管和二維溝道平臺關鍵前端工藝 (FEOL) 指標的定量比較

二維互連和后端工藝集成在二維CFET架構中的應用

傳統的后端工藝互連通常由銅線和TaN/Ta阻擋層-襯墊堆疊構成，隨著器件尺寸接近5納米以下節點，其尺寸縮放已達到極限。銅的高擴散性以及TaN/Ta有限的厚度要求（約2-3納米）導致導電體積的大幅損失和線路電阻的增加。盡管原子層沉積（ALD）技術有助于沉積更薄的TaN薄膜，但由于這些材料固有的三維特性，實現亞納米級共形性仍然具有挑戰性。這些限制直接制約了二維CFET的可擴展性，因為在嚴格的熱預算下，層間延遲和功率損耗取決于后端工藝的性能。因此，原子級薄的二維材料提供了一種極具吸引力的替代方案，它能夠在最小的體積損失和完全兼容后端工藝的情況下提供強大的擴散阻擋能力。例如，石墨烯已在與后端工藝兼容的溫度（< 400 °C）下選擇性地自限制沉積在 300 mm 晶圓上，從而形成超薄銅覆蓋層（圖 4e）。引入薄鈷層（Gr/Co/Cu）可顯著提高電遷移穩定性，活化能達到約 1.03 eV，并降低線路電阻（圖 4e）。

二維擴散阻擋層，例如 MoS2 和 h-BN，已展現出卓越的銅阻擋強度。在 400 °C 下使用 MOCVD 直接在介電層上合成的單層 MoS2可提供亞納米級的共形覆蓋，并在時間依賴性介電擊穿 (TDDB) 測試中顯著提高介電耐久性。在Ru互連中，MoS2薄膜可抑制Si擴散至700°C，從而在實際應用溫度下保持低電阻和良好的附著力（圖4f）。在Nb摻雜的MoS2薄膜（厚度2.8 nm）中觀察到摻雜引起的電阻增加，其表現出均勻的特性和增強的介電擊穿電阻（在7 MV cm-9下> 12,500 s）。此外，已采用無等離子體MOCVD技術在BEOL兼容溫度下合成晶圓級WS2，從而提供可提高線路導電性的擴散阻擋層。

TaSx等轉換型阻擋層進一步推進了這一發展方向。通過將傳統的Ta襯墊硫化成二維層狀相，TaSx既可用作薄襯墊又可用作擴散阻擋層，從而在小型互連中提高銅的體積分數（圖4g）。這種高效的堆疊結構相對于傳統的TaN/Ta雙層結構降低了線路電阻。這些進展共同表明，原子級薄材料能夠為下一代后端互連提供必要的擴散抑制、粘附性、厚度可擴展性和低溫加工性能。上述特性直接滿足了M3D 2D CFET架構的垂直堆疊和層間隔離需求，從而使后端互連的改進與器件級可擴展性保持一致。

ALD 和 ALE 工藝在前端工藝 (FEOL)、后端工藝 (BEOL) 和 M3D 中的可擴展性

原子層工藝的可擴展性貫穿整個半導體堆疊層，從而實現二維 CFET 的制造，從前端工藝 (FEOL) 到后端工藝 (BEOL) 再到關鍵的接觸界面，連接了這兩個區域。在前端工藝 (FEOL) 中，ALD 能夠在高深寬比 CFET 腔體內部以亞納米級精度共形沉積高介電常數柵極介質、功函數金屬、間隔層和擴散阻擋層。

ALE 通過納米片釋放、柵極修整和腔體定義，以原子級保真度對這些步驟進行補充。在后端工藝 (BEOL) 中，ALD 有助于生長用于先進互連的超薄擴散阻擋層、襯墊層和封裝層，而使用 ALE 進行直接金屬蝕刻則是實現下一代互連結構所必需的，該結構在半鑲嵌工藝中具有精確的輪廓控制和低表面損傷（圖 4h）。此前，化學機械拋光 (CMP) 曾用于金屬平坦化，但劃痕、腐蝕和顆粒污染等問題會降低器件的可靠性。原子層蝕刻 (ALE) 基于其自限制特性，提供了一種無需漿料且能抑制缺陷的替代方案，可確保對鈷 (Co) 和釕 (Ru) 等低電阻金屬進行均勻平滑的蝕刻。在前端工藝 (FEOL) 和后端工藝 (BEOL) 的交界處，由于尺寸縮小和接觸電阻增大，接觸區域已成為主要的微縮瓶頸。無底阻擋層形成通過去除通孔底部的擴散阻擋層來降低互連電阻，同時保持側壁保護（圖 4i、j）。實現這種選擇性的阻擋層去除需要原子層精度：原子層沉積 (ALD) 形成超薄的共形擴散阻擋層，然后 ALE 以高選擇性去除底部部分。 ALD 和 ALE 共同建立了一個統一的原子層處理框架，確保了 FEOL、BEOL 和接觸區域的可擴展性，從而在 M3D 架構中實現可靠且可制造的 2D CFET 集成。

二維CFET架構的熱阻和功率密度

為了進一步評估二維CFET在材料生長和電集成之外的物理可行性，我們對基于硅和二維的CFET結構進行了對比熱仿真。為了系統地比較兩種不同CFET的熱特性，我們采用熱有限元法（FEM）仿真對器件進行建模。硅基和二維CFET結構均被建模為垂直堆疊的n-FET/p-FET反相器，如圖5所示。為了解決二維器件制造中已知的挑戰，二維CFET模型包含一個支撐層以緩解界面和懸浮問題，以及一個C型接觸結構以降低源漏接觸電阻。我們保持其余材料相同，以便將熱分析重點放在CFET的結構材料和溝道材料上。仿真的詳細參數列于表2。分析重點關注有源區，其目標電流為240 μA（所有溝道堆疊的總電流，約達到1000 μA μm-1），電壓偏置遵循節點122。為了便于比較，所有結構的溝道間距（TSP）均保持在14 nm。主要熱源位于漏極附近的溝道區域一半，此處電壓降和功率損耗最大。總功率（P）由漏源電壓（VDS）乘以溝道電流（ID）計算得出。根據縮放關系，16 nm溝道的VDS設置為0.6 V，5 nm溝道的VDS設置為0.4 V。仿真中所用材料的熱導率列于表2。模擬了四種不同的情況，以評估材料選擇、縮放和堆疊密度之間的權衡。表3列出了結構參數和熱模擬的數值結果。

圖 5：散熱、能耗與傳統硅器件的比較以及器件可靠性

具有不同堆疊結構和溝道長度的硅基CFET和二維CFET結構。a. 溝道長度為16 nm的4層堆疊硅基CFET反相器。它由垂直堆疊的p型（底部）和n型（頂部）納米片組成，溝道厚度為6 nm，中間由介質隔離層隔開。為清晰起見，省略了隔離氧化層。b. 溝道長度為5 nm的5層堆疊二維CFET反相器，采用1 nm厚的二維溝道（p型為WSe2，n型為MoS2）。c. 溝道長度為5 nm的4層堆疊二維CFET結構。d. 溝道長度為16 nm的4層堆疊二維CFET結構。e. 二維CFET中n型溝道的放大橫截面圖，詳細展示了夾在1 nm支撐層之間的1 nm厚MoS2溝道。圖f展示了半導體器件中源漏偏置電壓VDS與溝道長度之間的標度關系。圖中顯示，隨著溝道長度的縮短，VDS減小。在本模擬中，我們分別模擬了VDS = 0.6 V和VDS = 0.4 V的情況。熱圖描繪了各種CFET結構中上層nFET層內由自加熱引起的溫度分布，包括：(g) Si CFET（4層堆疊，16 nm溝道長度），(h) 2D CFET（4層堆疊，5 nm溝道長度），(i) 2D CFET（4層堆疊，16 nm溝道長度），以及(j) 2D CFET（5層堆疊，5 nm溝道長度）。顏色梯度表示晶格溫度（單位為開爾文），顯示了堆疊溝道中局部熱點的形成。

表2 仿真中使用的器件尺寸和導熱材料參數

表3 不同堆疊結構和溝道長度的Si CFET和2D CFET的關鍵熱性能指標比較

仿真結果表明，由于熱傳導路徑的原因，CFET結構中的最高溫度（ΔTMax）出現在最頂層的n-FET中。硅襯底作為主要散熱器，但最頂層的器件與其物理距離最遠。來自頂層n-FET的熱量需要經過復雜的熱傳導路徑，依次穿過下方的p-FET、低導熱系數的中間介質絕緣層（MDI）層等。這種高阻熱傳導路徑對頂層器件形成熱隔離，從而導致熱點的出現。因此，由于器件的幾何結構缺陷，該區域會積累大量的熱量。

為了理解散熱效率，我們采用熱阻（Rth,Max = ΔTMax / P）這一指標，其中P表示功耗。它由器件結構和熱源尺寸決定。Rth值越高，表示散熱效率越低。評估指標匯總于表 3。當溝道長度從 16 nm 縮減至 5 nm 時，由于二維材料的原子級薄特性，發熱體積減小。這種耗散功率的局限導致功率密度急劇增加。如此高的熱量集中在極小的區域內會形成熱瓶頸，使得熱量難以向外擴散。這表現為熱源處的固有 Rth 值升高。本質上，器件的單位功率耗散效率降低。因此，即使 2D 5S5L 在給定尺寸下具有額外的堆疊結構來分配功率，其最大 Rth,Max 值仍高于 Si CFET (Si 4S16L)。

然而，Rth 的增加并非影響器件溫度分布的唯一因素。為了確保在如此短的溝道長度下可靠運行，必須降低 VDS。在我們的模擬中，VDS 從 16 nm 器件的 0.6 V 降低到 5 nm 器件的 0.4 V。由于 P = VDS × ID，VDS 的降低導致器件的總功率 P 降低，如表 3 所示。因此，最終的結溫升高是由 Rth 和 VDS 這兩個因素的綜合影響決定的。其結果是最終溫升高 (ΔTMax) 比僅由二維 CFET 的高 Rth,Max 所預期的要小。未來應進一步研究二維溝道-介質界面處的熱邊界電阻 (TBR)，因為它會影響二維 CFET 的整體熱性能。溝道和介質之間較弱的范德華鍵合以及聲子譜的失配可能會引入額外的散熱電阻。因此，最小化 TBR 是確保未來二維器件熱穩定性的關鍵研究領域。

二維CFET中的自熱和可靠性問題

自熱導致的高溫直接影響器件的可靠性。在二維CFET中，較短的溝道需要更低的電壓（0.4 V 對比 0.6 V），與預期相比，可降低功耗并降低溫升20-30%。這有可能緩解熱載流子注入（HCI）。然而，研究表明，某些二維材料體系中的能帶偏移小于Si/SiO?界面，且內部電場可能更高，這可能會抵消上述效果，并可能增加HCI的脆弱性。此外，介質沉積過程中殘留的氫對溝道的化學修飾會產生新的缺陷。在硅器件中，偏置溫度不穩定性（BTI）主要由Si/SiO?界面懸空鍵處的電荷俘獲引起。雖然理論上原子級完美的二維材料不存在此類懸空鍵，但它們可能存在新型缺陷，或者容易在與沉積介質的界面處發生俘獲。這些缺陷的性質和對 2D CFET 中 BTI 的影響仍然是一個開放的研究領域。

結論

將二維材料與CFET架構相結合，是推動晶體管尺寸進一步縮小至埃級時代的一項重大進展。盡管仍處于早期階段，但原子級薄材料能夠提供更優異的靜電控制，并兼容低溫制造工藝，使其適用于前端工藝（FEOL）和后端工藝（BEOL）邏輯電路。可制造的二維CFET需要晶圓級單晶生長、平衡的n型/p型性能、超低接觸電阻、共形柵堆疊工程以及混合互連布線設計等方面的進步。在系統層面，與硅基CFET相比，二維CFET具有更低的功耗和更優異的熱性能。

短期內（3-5年），預計主要進展將體現在與后端工藝兼容的二維CFET實現方面，包括用于邏輯堆疊的堆疊式二維FET、在后端工藝熱約束條件下保持接觸和柵堆疊的穩定性，以及利用原子層沉積（ALD）/原子層增強（ALE）技術實現可擴展制造的幾何控制。晶圓級均勻性、良率和變異性控制對于M3D技術的發展至關重要，而互連和電源傳輸網絡與垂直堆疊的2D FET的協同設計則可帶來立竿見影的系統級優勢。在中長期（5-10年）內，全2D CFET架構的成功實施仍然取決于解決一些根本性挑戰，例如前端工藝級晶圓級單晶生長、堆疊層級間精確的閾值電壓控制，以及對原子級薄溝道和范德華界面熱邊界電阻和可靠性的深入理解。PDK的重新定義和精確的電路-器件協同優化對于充分利用全2D邏輯至關重要。

總之，預計2D CFET將被視為一個逐步集成的平臺，從后端工藝集成過渡到全2D邏輯。二維材料獨特的材料和結構特性，可以通過這種漸進式發展，為未來三維M3D中的邏輯、存儲和傳感技術提供節能且可擴展的基礎。

*免責聲明：本文由作者原創。文章內容系作者個人觀點，半導體行業觀察轉載僅為了傳達一種不同的觀點，不代表半導體行業觀察對該觀點贊同或支持，如果有任何異議，歡迎聯系半導體行業觀察。

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