我們正站在摩爾定律的十字路口。

半個多世紀以來，摩爾定律的鐵律像神諭一樣指引著科技進步的方向。它告訴我們：只要把晶體管做得更小，我們就能獲得更強的算力、更便宜的芯片和更智能的設備。

然而，就在 2026 年 5 月 25 日，上海國際電路系統研討會 (ISCAS) 的講臺上，華為公司董事、半導體業務部總裁何庭波平靜地宣布："芯片行業單純的 ' 幾何時代 ' 已經結束。"

隨之而來的，是一個全新的名字 ——韜 (τ) 定律。

這不是又一個嘩眾取寵的科技概念，而是中國企業首次在全球半導體領域提出的系統性產業發展指導原則。它用一個簡單的希臘字母 τ，為陷入物理與成本雙重絕境的半導體產業，打開了一扇通往未來的大門。

摩爾定律的黃昏

要理解韜定律的偉大，我們必須先致敬摩爾定律的輝煌。

1965 年，英特爾聯合創始人戈登?摩爾在一本不起眼的電子雜志上發表了一篇只有三頁紙的文章。他大膽預言："集成電路上可容納的晶體管數目，大約每經過 18 到 24 個月便會增加一倍，性能也隨之提升一倍。"

這個看似隨意的推斷，后來被命名為 "摩爾定律"。在接下來的 61 年里，它像一條隱形的鐵軌，帶著全球半導體產業一路狂奔。

從 1971 年英特爾 4004 處理器的 2300 個晶體管，到 2025 年蘋果 M4 芯片的 280 億個晶體管，人類在指甲蓋大小的硅片上，創造了超越想象的奇跡。我們的手機比當年把人類送上月球的阿波羅 11 號飛船的計算能力還要強數百萬倍。

然而，任何物理定律都有其邊界。當晶體管縮小到 3 納米時，我們遇到了一個無法逾越的障礙 ——原子本身。

3 納米制程的晶體管柵極長度，大約只有 12 個硅原子的寬度。這是什么概念？如果把一個硅原子放大到乒乓球大小，那么這個晶體管就相當于一張餐桌那么大。

在這個尺度上，詭異的量子效應開始顯現。電子不再乖乖地待在我們希望它待的地方，而是會通過 "量子隧穿效應"，像幽靈一樣穿過本該絕緣的氧化層，導致晶體管漏電、發熱，甚至無法可靠開關。

這就好比你建了一堵墻，想把水擋在一邊，但水分子卻能直接穿墻而過。無論你把墻建得多高多厚，都無濟于事。

比物理極限更可怕的，是經濟極限。

制造一顆先進制程芯片的成本正在呈指數級增長。一座 3 納米晶圓廠的投資高達 200 億美元，相當于建造 60 座鳥巢。單顆 3 納米芯片的設計成本超過 10 億美元，只有蘋果、高通、英偉達這樣的巨頭才能負擔得起。

更諷刺的是，當制程推進到 2 納米以下時，單個晶體管的成本竟然開始上升了。這意味著，摩爾定律最核心的經濟基礎 ——"每一代晶體管都更便宜"—— 已經徹底崩塌。

然而，就在摩爾定律步履蹣跚的同時，人類對算力的需求卻在呈指數級爆炸。

AI 大模型的訓練成本每 3 個月就翻一番，消耗數億美元的算力也就是個把月的事，而有消息指出，下一代大模型的訓練成本可能要超過 50 億美元。自動駕駛、基因工程、6G 通信…… 這些新興技術對算力的需求，就像一個永遠填不滿的算力汪洋。

一邊是供給側的 "摩爾定律失效"，一邊是需求側的 "算力饑渴癥"。這道巨大的剪刀差，正在成為制約數字經濟發展的最大瓶頸。

全球半導體產業陷入了前所未有的迷茫：未來的路，到底該怎么走？

韜定律，換個維度看芯片

就在全世界都在為如何把晶體管再縮小 1 納米而絞盡腦汁時，華為卻選擇了一條完全不同的道路。

2020 年，當華為無法再獲得先進制程芯片時，一個尖銳的問題擺在了何庭波和她的團隊面前：在制程固定的情況下，如何在單個芯片上持續實現一代又一代的性能提升？

整整六年時間，華為投入了數千名頂尖工程師，進行了無數次實驗和失敗。最終，他們找到了答案 ——時間。

2026 年 5 月 25 日，何庭波在 ISCAS 2026 大會上正式發表了 "韜 (τ) 定律"。

"韜" 是希臘字母 τ(tau) 的音譯。在電路理論中，τ 代表時間常數，公式是 τ= 電阻 R× 電容 C。它描述的是信號從一種狀態切換到另一種狀態所需的基礎耗時。

同時，"韜" 也取 "謀略、藏鋒" 之意，體現了中國傳統文化中 "以柔克剛"、"厚積薄發" 的智慧。

韜定律的核心思想簡單而深刻：以 "時間縮微 (Time Scaling)" 替代 "幾何縮微"。

過去，我們追求的是 "把晶體管做得更小"；現在，我們追求的是 "讓信號傳得更快"。

過去，我們用 "晶體管面積" 來衡量技術進步；現在，我們用 "時間常數 τ" 來衡量技術進步。

這是一個范式級的轉變。就像當年哥白尼用 "日心說" 取代 "地心說" 一樣，華為用 "時間" 這個全新的維度，重新定義了半導體產業的發展方向。

如果說韜定律是一張通往未來的地圖，那么邏輯折疊 (Logic Folding)技術就是那張地圖上最關鍵的路標。

要理解邏輯折疊，我們先來看一個生活中的例子。

想象一下，你住在一個只有一層樓的城市里。所有的房子、道路、商店都平鋪在地面上。隨著城市人口增加，道路變得越來越長，交通越來越擁堵。從城市東邊到西邊，可能需要幾個小時的車程。

傳統的芯片設計，就像這個單層城市。晶體管和電路像攤大餅一樣排列在硅片的二維平面上。隨著芯片規模擴大，信號傳輸的路徑變得越來越長，導致延遲增加、功耗上升。

摩爾定律的解決方案是：把房子建得更小，這樣就能在同樣的面積里放下更多房子。但當房子小到只有幾個原子大小時，就再也建不小了。

而邏輯折疊的解決方案是：把城市從一層變成兩層、三層甚至更多層。

我們把原本平鋪在地面上的電路，"折疊" 起來，垂直堆疊在一起。這樣一來，那些原本隔得很遠的關鍵模塊，在物理距離上就變得很近了。信號不需要再繞遠路，而是可以直接 "上下樓"，傳輸時間大幅縮短。

這就好比在城市里修建立體交通系統 —— 高架橋、地鐵、電梯。雖然城市的占地面積沒有變大，但交通效率卻提升了好幾倍。

麒麟 2026：邏輯折疊的首次量產驗證

理論聽起來很美好，但要把它變成現實，卻面臨著難以想象的技術挑戰。

如何在兩層硅片之間實現數十億個高密度的連接？如何保證上下層電路的精確對準？如何解決散熱和供電問題？這些都是困擾全球半導體界多年的難題。

華為用六年時間，攻克了所有這些技術難關。今年秋季即將發布的麒麟 2026 芯片，將是全球首款量產應用邏輯折疊技術的手機芯片。

讓我們來看一組震撼的數據：晶體管密度提升 53.5%；性能核心能效提升 41%；峰值頻率提升 12.7%；關鍵路徑走線長度縮短 55%；時鐘緩沖器數量減少 50% 以上。

更重要的是，所有這些提升，都是在相同的成熟制程上實現的，沒有依賴任何更先進的光刻工藝。

這就好比，別人都在拼命把房子建得更小，而華為卻在同樣大小的土地上，蓋起了一棟摩天大樓。

邏輯折疊的未來

麒麟 2026 中使用的邏輯折疊技術，其實還只是一個非常保守的版本。

根據何庭波的論文透露，麒麟 2026 采用的是雙層自由邏輯架構，混合鍵合間距為 1.5μm，而且折疊只針對關鍵路徑選擇性應用，而不是在整個設計中全面應用。

未來，邏輯折疊技術還有巨大的發展空間，混合鍵合間距將從 1.5μm 縮小到 0.5μm 以下，從雙層折疊發展到三層、四層甚至更多層折疊，從選擇性折疊發展到全芯片折疊，從數字電路折疊擴展到模擬電路和存儲電路折疊。

華為預計，到2031 年，基于韜定律的高端芯片晶體管密度將達到1.4 納米制程的同等水平。到2035 年，AI 系統硬件集成度預計將提升超過 100 倍。

不止于芯片

韜定律的偉大之處，不僅在于它提出了邏輯折疊這樣的突破性技術，更在于它建立了一個貫穿器件、電路、芯片到系統層面的多層級協同優化體系。

它不再把 "時間" 看作是一個被動的結果，而是把它作為一個主動的優化目標，覆蓋從單個開關晶體管到數據中心工作負載、跨越十二個數量級的整個計算體系。

在最底層的器件層面，華為通過優化晶體管和互連的電阻及寄生電容，從物理根源上降低時間常數 τ。

傳統上，我們只關注晶體管的開關速度，卻忽略了互連線上的延遲。事實上，在先進制程芯片中，互連線延遲已經占到了總延遲的 70% 以上。

華為通過采用新型低電阻材料、優化互連結構、減少寄生電容等技術，大幅降低了互連線的時間常數。

如前所述，邏輯折疊技術通過將平面電路垂直堆疊，大幅縮短了關鍵路徑的走線長度，降低了信號傳播的電阻和電容負載。

這不僅提升了晶體管密度和電路性能，還顯著降低了功耗。因為信號傳輸的距離越短，能量損耗就越少。

在芯片層面，華為提出了 "軟件、架構、芯片" 全棧協同設計的理念。

傳統的芯片設計是 "硬件歸硬件，軟件歸軟件"。硬件工程師設計出通用的芯片，軟件工程師再在上面編寫程序。這種模式導致了大量的計算資源浪費。

而華為的做法是：基于實際工作負載，從軟件需求出發，反向定義芯片架構。通過指令流和數據流的細粒度控制，提高系統級并行度和效率，大幅降低端到端執行時間。

在最高的系統層面，華為定義了靈衢總線，重構了計算系統的互聯協議。

傳統的數據中心中，CPU、GPU、內存、存儲之間通過不同的總線連接，數據需要在不同的協議之間轉換，導致大量的延遲和帶寬浪費。

靈衢總線實現了超節點的統一內存編址和原生內存語義。這意味著，任何計算單元都可以直接訪問任何內存位置，就像訪問自己的本地內存一樣。數據搬運的時延降低了一個數量級以上。

中國半導體產業換道超車

總而言之，韜定律的提出，不僅僅是一個技術突破，更是一個具有深遠歷史意義的事件。它標志著中國半導體產業實現了從技術跟隨到規則定義的跨越。

長期以來，中國半導體產業一直受制于國外的先進光刻技術。EUV 光刻機被荷蘭 ASML 公司壟斷，成為制約中國芯片發展的最大瓶頸。

韜定律的偉大之處在于，它不完全依賴先進光刻工藝，就能實現芯片性能的持續提升。這為中國半導體產業開辟了一條自主可控的發展道路。

在成熟制程基礎上，通過架構創新和系統優化，我們同樣能夠制造出具有國際競爭力的高端芯片，徹底打破了 "只有 EUV 極紫外線光刻機才能制造高端芯片" 的行業神話。

傳統的摩爾定律路徑，導致高端芯片技術被少數幾家巨頭壟斷。只有最有錢的公司才能負擔得起先進制程的研發和制造費用。

而韜定律基于成熟制程，產線全球分布廣泛，技術門檻相對較低。這意味著，更多的國家和企業能夠參與到高端芯片的研發和制造中來。

半導體產業將從 "少數人的游戲" 變成 "所有人的盛宴"。高端芯片技術將不再是少數國家的專利，而是能夠惠及全人類的普惠技術。

摩爾定律的發展路徑是不可持續的。它需要越來越復雜的制造工藝、越來越昂貴的設備、越來越多的能源消耗。

而韜定律的發展路徑是可持續的。它通過更聰明的設計、更高效的系統，來實現性能的提升。它不需要不斷地向物理極限發起沖擊，而是在現有技術基礎上，不斷挖掘潛力。

這不僅降低了半導體產業的成本和能耗，也為產業的長期健康發展奠定了基礎。

時間的力量

61 年前，戈登?摩爾用一個簡單的公式，開啟了人類的數字時代。

今天，何庭波用一個簡單的希臘字母 τ，為這個時代指明了新的方向。

我們曾經以為，空間是唯一的維度。我們拼命地把晶體管做得更小，把更多的晶體管塞進更小的空間里。

但華為告訴我們：時間，才是更有潛力的維度。通過壓縮時間，我們同樣能夠獲得無限的可能。

這不僅僅是半導體產業的革命，更是一種思維方式的革命。

在這個充滿不確定性的時代，我們總會遇到各種各樣的 "墻"。有時候，我們不需要拼命地去撞墻，而是可以繞過去，或者，換個維度，從墻的上面走過去。

這，就是時間的力量。這，就是中國智慧的力量。