芯片是一種矛盾的存在。它極其聰明，能在指甲蓋大小的面積上完成數十億次運算；但也極其脆弱：裸露的硅片薄如蟬翼，怕摔、怕熱、怕灰塵，甚至怕空氣中的水分。一顆芯片從晶圓上切割下來后，如果不加保護直接使用，大概撐不過幾分鐘。

這就是“封裝”（packaging）存在的意義。封裝主要幫芯片解決三個問題：第一是保護，給脆弱的硅片穿上一層“鎧甲”，讓它能在真實世界中存活；第二是供電與連接，芯片需要電力才能工作，也需要和外界交換數據，封裝要把電源和信號通路從電路板一路接到芯片內部數以億計的晶體管上；第三是散熱，芯片運算時產生的熱量驚人，如果散不出去，芯片會降頻甚至燒毀。

（來源：Mckinsey）

但如今，每一個問題的解決都變得越來越難。

過去幾十年，摩爾定律一直引領半導體產業向前。晶體管不斷縮小，同樣面積的芯片能塞進更多計算單元，性能持續翻倍。可最近幾年，先進制程的研發成本呈指數級上升，臺積電 3 納米的一次流片費用已超過數億美元；物理極限也在逼近，當晶體管柵極寬度只有幾個原子尺寸時，量子隧穿效應開始干擾，漏電問題幾乎無法根治。

于是，行業把目光投向了另一個方向：與其把所有功能硬塞進一塊芯片，不如把多塊芯片用更精巧的方式組裝在一起，讓它們協同工作，仿佛一顆更大的芯片。這就是先進封裝（Advanced Packaging）的核心思路。

臺積電的 CoWoS（晶圓級芯片堆疊封裝）和 HBM（高帶寬內存）的堆疊封裝就是一個典型例子。英偉達每一代 AI GPU 都在用更大面積的 CoWoS 中介層，把更多 HBM 顆粒拉到 GPU 身邊，靠封裝層面的互連密度和帶寬來"喂飽"算力。

（來源：AnySilicon）

正因如此，先進封裝在過去幾年被寄予厚望，被視為“接棒摩爾定律”的關鍵路徑，對人工智能發展至關重要。英偉達先進技術集團總監 Sandeep Razdan 在今年 iMAPS（國際微電子組裝與封裝學會）大會上明確表示：“今天真正驅動性能的，不再是每塊 GPU 有多少萬億次浮點運算能力，而是系統架構和系統整體性能。”

當系統架構成為性能驅動力時，封裝就不再是芯片設計完成后的“收尾工作”，而是性能方程式本身的一部分。基板的選擇、鍵合界面的質量、散熱路徑的設計，甚至工藝步驟的先后順序，都會直接決定最終能做出什么樣的產品。可問題在于，先進封裝自身也正在撞墻。

今年 iMAPS 大會上反復出現的一個關鍵詞是“翹曲”。這個看似簡單的機械問題，正成為先進封裝的頭號難題。翹曲的本質，是封裝內部不同材料之間的熱膨脹系數不匹配。專家解釋，先進封裝的堆疊結構里同時用了好幾種聚合物，它們各自有不同的玻璃化轉變溫度，當溫度越過其中任何一種材料的臨界點時，該材料的硬度會急劇下降、熱膨脹系數陡然升高，翹曲也隨之加劇。

更麻煩的是，翹曲并不是一個孤立的問題。它會傳導到后續的每一個工藝步驟：基板翹了，芯片就貼不平，對準精度就會下降；對準出了偏差，鍵合良率就掉下來；良率一掉，成本就扛不住。當封裝尺寸還比較小的時候，翹曲勉強可以通過工藝調整來補償，但當模組尺寸持續增大，AI 芯片的封裝面積已經逼近光罩極限。一點點彎曲，就可能引發系統性的良率問題。

為了應對翹曲，行業把目光投向了三個方向：底層基材、互連方式和空間架構。

首先是底層基材的替換，傳統的有機塑料基板在高溫下極易發生熱脹冷縮，是導致封裝翹曲的元兇。為了應對這一問題，行業將目光投向了玻璃。玻璃的優勢顯而易見：絕對平整、尺寸穩定，且熱膨脹系數與上層的硅片極其接近。有工程師指出，作為封裝載體，玻璃能將翹曲控制在遠優于有機材料的水平。

但玻璃也帶來了新問題：它是脆性材料。微裂紋、邊緣崩損、搬運過程中的碰撞，都可能導致不可逆的損傷。有廠商甚至專門開發了一種擺錘沖擊測試來評估玻璃載體的邊緣韌性，因為他們發現傳統測試方法無法充分捕捉真實搬運條件下的邊緣損傷。

如果玻璃載體需要回收重復使用，微小缺陷還會隨時間累積，在某次工藝中突然失效。也有專家提醒，玻璃面板越大，翹曲和殘余應力越大，而且這種應力是累積性的。換句話說，玻璃解決了一類問題，卻帶來了另一類問題。

其次是互連方式的升級，行業開始邁向混合鍵合（Hybrid Bonding）。如果說玻璃解決的是“地基”問題，混合鍵合解決的就是“通路”問題。它徹底拋棄了傳統的金屬凸塊焊錫，直接讓兩塊芯片表面的銅和銅在微觀尺度下熔合連接。這是目前能實現最高互連密度的路徑，對于渴求極致帶寬和極低延遲的 AI 芯片而言幾乎不可替代。

但這項技術正面臨兩頭夾擊的微妙困境。在鍵合間距大于 5 微米時，良率主要取決于環境夠不夠干凈；可一旦間距縮小到 2 至 3 微米以下，游戲規則就變了。極高的銅密度帶來了巨大的機械應力，銅的熱膨脹與周圍介電質層的束縛形成拉鋸，導致失效機制從“微塵污染”突變為“應力撕裂”。

同時，它對污染的極度敏感依然存在——由于是純剛性界面對接，沒有任何有機材料提供柔性緩沖，一顆納米級灰塵就可能頂起整個界面，報廢大片晶圓。工程團隊面對的，不再是可以集中火力攻克的單一難題，而是污染與應力高度耦合的死結。

最后是空間架構的翻轉：探索背面供電（Backside Power Delivery）。隨著芯片正面布線密度的飽和，工程師們開始采用“背向出線”的策略：把原本擁擠在芯片正面的電源網絡轉移到硅片背面，將正面空間完全留給數據信號。

但這也讓制造工藝逼近了物理操作的極限。為了把電源引出，原本堅固的硅片需要被研磨到極薄，通常只剩 5 微米（不到頭發絲直徑的十分之一）。如此極端的減薄，對底層的臨時鍵合材料提出了嚴苛要求：鍵合膠厚度的任何微小偏差，都會直接傳導為硅片研磨后的厚薄不均，這對 HBM 等堆疊存儲芯片是致命的。此外，解鍵合后若清洗不徹底，殘留物又會在后續工序中化身為新的良率殺手。

可以說，先進封裝正在變成一部“累積的機械歷史”。每一步工藝都在往系統里注入應力和不確定性，每一步的誤差都在蠶食下一步的工藝窗口。用一位專家的話來講：“每一步都會引入某種應力，你必須確保這一步產生的應力不會大到讓下一步無法繼續。”

雖然目前階段，以上問題的討論主要發生在臺積電、英偉達、Amkor、ASE 這些處于技術前沿的公司之間。但對于正在全力追趕先進封裝的中國大陸企業來說，同樣值得認真審視。

圖 | 全球主要半導體封裝與測試服務商（來源：techovedas）

過去兩年，在算力需求爆發與供應鏈自主可控的驅動下，長電科技、通富微電、盛合晶微等本土廠商正加速產能爬坡。然而，面對愈發收窄的試錯窗口，追趕者面臨的挑戰不僅是市場開拓，更是嚴苛的技術跨越。據行業預測，全球先進封裝市場將在未來五年突破千億美元大關，但國內廠商在核心的 2.5D/3D 高端市場份額依然有限。

外部競爭的標桿正在被以臺積電為首的頭部企業大幅拔高。供應鏈最新數據顯示，臺積電預計到 2026 年底其 CoWoS 月產能將提升至 15 萬片晶圓當量，僅英偉達的新一代架構就鎖定了絕大部分份額。先進封裝已不僅是制造的末端環節，而是真正開啟了"代工 2.0"時代。

這種快速推進也放大了前文提到的工程系統性難題。當封裝尺寸逼近極限、混合鍵合間距進入亞微米級，國內企業試圖快速跟進時，直面的不再是單一互連密度的比拼，而是極度復雜的物理學與熱力學挑戰。

臺積電十余年沉淀的材料交互數據與熱歷史模型，構成了其堅實的護城河。追趕者不僅要攻克基板微裂紋、臨時鍵合殘渣等單步工藝痛點，更要在龐大的堆疊結構中控制翹曲放大和應力累積，避免誤差傳遞導致的系統性良率問題。

與此同時，這種技術熱潮在不同應用場景中展現出明顯的分層。圍繞超大尺寸封裝和面板級加工的探索，幾乎完全由 AI 與高性能計算強力驅動；而在對長期可靠性要求極高的汽車電子等領域，傳統的成熟方案依然占據主導。這意味著國內封測企業在路徑選擇上需要更精細的商業判斷，在有限資源下，針對不同下游市場采取差異化策略，而非盲目追逐所有前沿概念。

無論是站在前沿的拓荒者，還是奮力追擊的本土企業，最終的考驗都在于誰能率先在材料、結構與熱歷史的復雜博弈中，將良率穩定在具備商業競爭力的水平上。這是一道極其艱難的系統集成必答題，而留給追趕者摸索工藝窗口的時間，正在飛速流逝。

1. https://semiengineering.com/advanced-packaging-limits-come-into-focus/

2.https://www.mckinsey.com/industries/semiconductors/our-insights/advanced-chip-packaging-how-manufacturers-can-play-to-win

運營/排版：何晨龍

注：封面/首圖由 AI 輔助生成