從做“小”到做“快”。

5月25日，在今日的國際電路與系統研討會（ISCAS 2026）上，華為公司董事、半導體業務部總裁何庭波正式發表“韜（τ）定律”，這是自1965年摩爾定律提出、1974年登納德縮放定律問世以來，全球半導體產業首次迎來由中國科學家主導提出的系統性技術準則。

此外，何庭波的論文《A Time Scaling Theory for Multi-Layer Electronic Systems》于今日提交到中國科學院科技論文預發布平臺，這篇凝結了華為半導體團隊六年研發心血、基于2020至2026年間381款量產芯片完整工程數據的論文，首次系統完整地披露了“韜定律”的原理、技術實證、產業路線圖與現存挑戰。

而通過這篇公開的學術論文，我們得以全面回答，在摩爾定律幾何縮微紅利徹底耗盡的今天，華為提出的“韜定律”到底是什么？它將如何重構半導體產業的發展邏輯？又將為全球芯片技術演進開辟一條怎樣的全新路徑？

從“做小”到“做快”

六十年來，半導體產業始終沿著戈登?摩爾在1965年劃定的軌道前行，每18個月晶體管密度翻倍，性能提升一倍，成本下降一半。這一“幾何尺寸縮微”的發展范式，在羅伯特?登納德1974年提出的縮放理論加持下，創造了人類歷史上最壯觀的技術進步奇跡。

然而，這條曾經暢通無阻的道路，在2005年前后開始出現裂痕。登納德縮放率先失效，電壓不再隨特征尺寸等比例下降，芯片“暗硅時代”開啟，進入7納米節點后，依靠FinFET、GAA架構延續的幾何縮放紅利見頂。

如今，半導體產業面臨著雙重困境，在物理方面，晶體管尺寸已逼近原子級別，量子隧穿效應導致漏電流失控，光刻工藝逼近圖形制備的物理邊界；經濟方面，2納米節點單顆頂尖芯片設計預算突破10億美元，單晶體管成本不再下降甚至出現反彈，全球只有極少數企業能夠承擔先進制程的研發與制造成本。

對于華為這樣無法獲取頂尖光刻設備的企業而言，發展受限問題顯現更早，產業承壓也更為嚴峻，但正是這種“困境”，倒逼華為直面全行業終將面臨的根本問題，必須跳出工藝節點依賴，重構底層技術演進邏輯。

跳出“理論”

事實上，從用戶實際體驗來看，摩爾定律的關鍵從來不在于尺寸大小。晶體管體積變小，只是為了讓開關響應速度更快、信號傳輸距離更短、數據交互邊界更少。歷代芯片迭代，本質都是不斷壓縮運行耗時。

基于這一洞察，華為提出了“多層電子系統的時間標度理論”（韜定律），不再以晶體管面積作為技術進步的衡量標準，轉而將時間本身定為指標。該準則以統一特征時間常數τ為優化目標，覆蓋從皮秒級晶體管開關動作到秒級數據中心業務負載，跨度達12個數量級。

《通信產業報》（網）全媒體記者了解到，τ定律的關鍵思想可以概括為四個方面。

一是計算體系各層級（晶體管、電路、芯片、系統）均可定義特征時間常數τ；二是各層級時間常數由下層基礎耗時，疊加本級架構、通信交互損耗共同構成；三是產業的統一優化目標就是系統性地縮減各層級的τ值；四是幾何尺寸縮放僅成為降低時間損耗的手段之一，而非唯一目標。

這是繼登納德縮放定律之后，首個能夠貫穿整個計算架構、建立統一優化目標的技術準則。它讓工藝研發、電路設計、系統架構人員可以基于統一指標協同優化。

當然，從論文可知，τ定律不是紙上談兵的理論，而是已經在華為芯片產品中得到大規模驗證的技術體系。

傳統芯片設計中，所有邏輯門電路都平鋪在同一平面，布線依托上層金屬層完成。隨著芯片復雜度提升，布線長度越來越長，寄生阻容損耗越來越高，關鍵路徑運行速度受到嚴重制約。而邏輯折疊技術打破了這一平面設計思路，將數字電路、模擬電路與存儲電路拆分排布至縱向堆疊的多層有源芯片層，通過超細間距混合鍵合技術完成層間互聯。

從電路設計角度來看，多層芯片可視作一體化完整架構，器件跨層分布，效果等同于新增金屬布線層。信號走線長度大幅縮減，寄生阻容損耗顯著下降，時鐘偏差得到優化，同一制程工藝下芯片能夠實現更高主頻運行。

據悉，將于2026年秋季面世的麒麟芯片搭載的邏輯折疊技術為保守版落地方案，混合鍵合間距1.5微米，硅通孔僅升級至頂層金屬下一級，僅針對核心關鍵路徑做局部折疊優化，未實現全芯片覆蓋。即便如此，產品CPU性能主頻仍回升至3.1GHz。預計到2031年，基于韜(τ)定律的高端芯片晶體管密度將達到1.4納米制程的同等水平。

同樣，τ定律的應用場景遠不止移動端。在人工智能訓練與推理領域，華為同樣構建了完整的τ縮放技術體系，依托三大協同架構落地。

一是統一總線。摒棄多層協議體系，采用全域對等互聯協議，原生適配存儲訪問邏輯；二是封裝近距光互連引擎。單路帶寬達8Tb/s，與AI芯片統一總線帶寬精準匹配；三是三維折疊。將原本局限于芯片邊緣的供電、高速存儲、光互連I/O遷移至芯片垂直表面資源，破解了“計算能力N2增長，邊緣帶寬/I/O/供電僅N線性增長”的扇出困局。

開啟半導體產業的“中國時代”

長期以來，半導體產業的競爭焦點集中在“誰能掌握最先進的制程工藝”上。臺積電之所以能夠成為全球半導體代工巨頭，正是因為它在先進制程領域的領先地位。然而，先進制程的高昂成本，只有極少數財力雄厚的企業，能夠承擔先進制程芯片的研發與制造費用。這導致半導體產業的集中度越來越高，創新活力受到抑制。

τ定律的出現，正在打破了這一單一競爭維度。未來的芯片競爭，將不再是單純的制程數字游戲，而是工藝、架構、封裝、互聯、軟件全棧系統能力的綜合比拼。企業不必再一味追逐頂尖光刻制程，而是可以通過“成熟工藝+系統級創新”的組合，實現與先進制程相當甚至更優的性能。

這意味著，那些在先進制程領域處于追趕地位的企業，獲得了"換道超車"的機會。它們可以將更多資源投入到先進封裝、架構設計、互聯技術等領域，構建差異化競爭優勢。

從產業結構看，τ定律推動下，半導體產業鏈的價值分配或將發生重大變化。傳統上價值最高的晶圓制造環節，其重要性將相對下降；而先進封裝、存儲芯片、光互連、EDA工具等環節的價值將大幅提升。

特別是先進封裝技術，將從過去的“配角”轉變為“主角”。混合鍵合、硅通孔、三維堆疊等技術，將成為決定芯片性能的關鍵因素。擁有先進封裝能力的企業，將在未來的半導體競爭中占據更加重要的地位。

當然，盡管τ定律展現出了巨大的潛力和光明的前景，但我們也必須清醒地認識到，這一技術體系仍處于完善階段，多項關鍵難題有待攻克。

正如論文指出，相較于產品迭代，τ縮放的價值在于方法論革新。它是自登納德縮放理論以來，首個覆蓋全計算棧的統一優化標準，讓工藝、電路、架構、系統、軟件團隊基于同一指標開展協同優化，明確所有層級的技術升級必須落地為系統τ的優化才具備實際價值。

同時，該理論為行業戰略與資本投入提供全新指引，技術迭代的投入目標應為優化τ指標，而非追逐先進制程節點。行業競爭力不再依賴頂尖光刻工藝，封裝集成、內存帶寬、系統總線架構的戰略價值，正式比肩傳統先進邏輯制程。

對于長期以摩爾幾何縮放為技術的行業而言，這一轉型極具挑戰。幾何縮放時代已然終結，固守舊有發展范式無法實現突破。依托尺寸縮小實現性能迭代的時代落幕，全層級τ協同優化的立體升級時代正式開啟。未來6-10年，率先落地τ縮放方法論的企業、團隊與生態，將主導未來十年計算產業的發展格局。

未來技術路線清晰明確，但仍存在大量待解難題，無法依靠單一企業獨立突破。工具鏈、行業標準、基準測試、器件物理、產業經濟模型等均需要全行業協同創新。

采寫：黨博文

編輯：博文

指導：辛文