5 月 25 日，華為芯片業(yè)務負責人何庭波在 IEEE 國際電路與系統(tǒng)研討會上正式發(fā)布τ（tāo）定律，提出以“時間縮微”替代“幾何縮微”，簡單來說，就是芯片競賽從此不看誰“做得小”，而看誰讓信號“跑得快”。

消息一經(jīng)發(fā)布，就在網(wǎng)上“炸”開，相關多個詞條登上熱搜，引起網(wǎng)友熱議。

有人說，韜定律是華為在先進制程嚴重受限、后摩爾時代“摩爾定律”經(jīng)濟邊際效應迅速遞減的背景下，做出的一個耳目一新的工程理論創(chuàng)新。那么，τ定律到底是什么呢？它和摩爾定律有什么關系？對我們的生活又有什么意義呢？

圖源：某社交平臺

韜定律是什么，和摩爾定律到底有什么關系？

要想了解τ定律，那一定離不開摩爾定律，一句話來總結兩者的區(qū)別就是：統(tǒng)治半導體行業(yè) 60 多年的摩爾定律，追求的是晶體管尺寸越小越好，也叫“幾何微縮”。韜定律追求的是，信號傳播越快越好，也叫“時間縮微”。

這也就是何庭波在研討會上所提出的，以“時間縮微”替代“幾何縮微”。

5月25日，何庭波在2026國際電路與系統(tǒng)研討會上/新華社發(fā)

τ，讀作/?ta?，對許多人來說，它很陌生。在電路理論中，它代表著時間常數(shù)，等于電阻乘以電容，單位是秒，表示著一個信號在電路中穩(wěn)定下來所需要的時間，它意味著延遲與等待，那些體感難以察覺卻真實存在的時間。

在芯片工業(yè)過去幾十年的敘事中，衡量進步的方式一直是空間。芯片行業(yè)長期用納米標注芯片的技術世代節(jié)點，90nm、65nm、45nm、22nm、7nm、3nm，數(shù)字越小，芯片越快，技術也就越進步。因此，很多人會以為“3nm制程芯片”代表著芯片中某個關鍵元件或者結構的尺寸就是 3nm。

早年間確實如此。在摩爾定律剛被提出時，這種理解基本成立，行業(yè)以芯片晶體管柵極的物理長度來描述半導體的技術制程。這是當年統(tǒng)一各大半導體制造商的標準化方法。一則方便命名，二則建立一套行業(yè)評價體系。柵極越短，開關速度越快，同樣面積塞的晶體管越多，芯片越先進。

但從 1997 年起，這個對應關系就開始不太準確了。

一開始是低報，Intel 公司的 250nm芯片實際的柵極長度是 200nm，而到了 2011 年，商業(yè)產(chǎn)品的晶體管從平面結構變成了立體的 FinFET 結構，維度上的變化導致了柵極長度這個概念本來就不再適用。

事實上，22nm制程芯片實際的晶體管柵極長度是 26nm，10nm節(jié)點是 18nm，宣稱的數(shù)字幾乎只有實際的一半，廠商們開始使用“等效工藝”來標示制程，此后的節(jié)點名稱更是跟芯片上任何可測量的物理尺寸都沒有任何關系，徹底脫鉤。

今天，對于 10nm以及更先進的芯片制程來說，以“nm”為標注的芯片制程事實上其實更接近于一個性能評估。臺積電的 3nm 和三星的 3nm，從架構就不一樣，背后的實際尺寸也完全不同，但都叫 3nm。3nm 并不是任何東西的長度，只是一個名字。

這個韜定律，到底“牛”在哪？

既然在縮小這條路上走不通，如果我們需要芯片上容納更多的晶體管，那么為什么不能做更大的芯片？答案是：可以，但是也不太可以。

首先是制造芯片的光刻機存在著物理極限。第二個問題是良品率。在制造過程中，晶圓的表面不可能完美無瑕，業(yè)界用“缺陷密度”來衡量瑕疵的比例。因而在缺陷密度固定的情況下，裸片面積越大，遇到缺陷的概率就越高，良品率也就越低。

光刻機。圖庫版權圖片，轉載使用可能引發(fā)版權糾紛

于是行業(yè)開始想辦法繞路。

一種思路是平面拼接，既然大芯片的良品率低，那么就用幾顆小芯片拼接到一起，行業(yè)術語叫做 chiplet。但平面拼接有一個天然的缺陷，芯片的計算能力和面積成正比，但拼接時許多關鍵通道：內(nèi)存帶寬，內(nèi)部連接，供電等，都只能從芯片邊緣進出，近似和邊長成正比，故而用平面拼接時，芯片越大，計算能力和信號通訊能力之間的剪刀差越大。這是一個由物理拓撲決定的問題，跟制程先不先進無關。

這就引出了另一種思路，立體疊加。AMD 的 3D V-Cache 在 CPU 芯片上方額外疊了一層 SRAM 緩存，以此來擴展 L3 緩存。Intel 的 Foveros 將不同功能的芯片上下堆疊，計算核心用先進制程，I/O 用成熟制程，各取所長。而臺積電的 SoIC 則提供了晶圓級的 3D 疊加能力。這些方案雖然確實繞過了光罩極限和良率墻，也能一定程度上縮小通訊剪刀差。但它們疊的都是功能各自獨立的模塊，一顆芯片上面摞另一顆芯片，或者一塊緩存，各層芯片內(nèi)部仍然是傳統(tǒng)的設計。

以上所述，都是在先進工藝基礎上各大廠商們所面臨的困難與選擇。

那么如果連先進制程本身都做不到呢？制程工藝受光刻機限制暫時無法突破，手機芯片又無法采用多芯并行處理，極為考驗核心芯片能力，那么在這種困境下，如何制造下一代芯片？華為面臨的，就是這樣的困境。

華為想到的辦法叫做邏輯折疊（LogicFolding），而支持它的理論框架，回到了開頭提到的那個 τ ，時間參數(shù)。

數(shù)字電路中可以粗略分出兩種單元：一種是由邏輯門組成的網(wǎng)絡，負責完成運算；一種是觸發(fā)器或者寄存器，負責存儲狀態(tài)。

在一個時鐘周期內(nèi)，信號從一組寄存器觸發(fā)，通過一串邏輯門網(wǎng)絡完成運算，并在下一個時鐘脈沖到來之前，抵達下一組寄存器。在所有這些過程路徑中，延遲最長的那一條叫做關鍵路徑，芯片頻率的上限取決于信號走完這條路徑的時間。

關鍵路徑里的時間開銷主要來源于邏輯門的互聯(lián)，傳統(tǒng)芯片會將所有邏輯門鋪在同一個平面上，導線在上方的金屬層里橫向布線。而導線越長，關鍵路徑的延遲也就越長。

邏輯折疊的思路是將關鍵路徑上的邏輯門分布在上下兩層上，然后縱向連接，這樣原本需要在平面繞路的導線只剩上下一小段垂直連接，這樣信號傳輸快了，同一個制程下芯片的頻率就能上去。大家可以理解成以前的立體堆疊都是芯片本身在堆疊，分開仍然是完整的芯片，而邏輯折疊想要的上下兩層芯片其實是一個連續(xù)的整體，不可分離。

這樣，華為就能通過縮短延遲時間，來達到同更先進工藝等效的芯片工藝制程。但華為的野心還不止于此，邏輯折疊解決的是芯片內(nèi)部導線的延遲問題，但延遲并不只存在于一顆芯片內(nèi)部。從晶體管開關的皮秒，到芯片訪問內(nèi)存的納秒，到數(shù)據(jù)在服務器之間傳輸?shù)奈⒚耄恳粋€層級都有自己的時間瓶頸。

微芯片技術。圖庫版權圖片，轉載使用可能引發(fā)版權糾紛

τ 定律，想做的就是把所有這些層級的延遲統(tǒng)一到同一個指標下：特征時間常數(shù) τ。

既然時間才是真正的瓶頸，芯片的工藝進步只是壓縮時間的手段之一，那么就以時間為優(yōu)化目標，將時間作為統(tǒng)一的度量衡，衡量整體的時間延遲，在每一層想辦法去壓縮它。在傳統(tǒng)以“納米”為衡量的工業(yè)標準外，打開一個新的維度，也給業(yè)界看到一個新的可能。

普通人什么時候可以用上采用韜定律的芯片？

嚴格來說，τ 定律目前尚不足以成為“定律”。

摩爾定律是 Gordon Moore 在 1965 年所作出的預言，而后行業(yè)用了多年的數(shù)據(jù)去驗證，方才在 1975 年由 Carver Mead 命名成為定律。而τ 定律目前來說，更像是一個帶有明確目標的芯片工業(yè)方法論或者提案呼吁。能否從華為一家的技術路線圖成為行業(yè)認同的標準，還需要時間來驗證和回答。

而華為自己也在論文中列出了一些困難和挑戰(zhàn)，現(xiàn)有的 EDA 工具是為平面設計開發(fā)的，不支持跨層聯(lián)合設計優(yōu)化，而不同硅片之間的工藝偏差遠大于同一晶圓內(nèi)部，對良品率和時序都構成挑戰(zhàn)，每一個用于芯片層級之間通訊的混合鍵和硅通孔本身也有 RC 開銷，必須逐層證明折疊的收益。而采用邏輯折疊設計思路的 Kirin 2026 芯片尚且只在關鍵路徑上局部折疊，遠沒鋪開到整個設計。

挑戰(zhàn)與機遇總是并行，新的方向能否順利前行，答案不在論文里，在未來的芯片里。好在不用等太久，2026 年秋，等效 2nm 制程的 Kirin 2026 芯片就會上市。第一個答案，很快就來。

策劃制作

作者丨antares 計算機圖形學碩士、游戲行業(yè)從業(yè)者、科普作家

審核丨姬揚 浙江大學物理學院教授

孫明軒 上海工程技術大學教授 中國科普作家協(xié)會會員