河南
最近科技圈都被華為的滔定率刷爆了，刷朋友圈刷科技論壇，全是聊這個話題的，不少人說這是咱們半導體換道超車的破局點。好多朋友還搞不清這新詞到底啥意思，為啥它能繞開卡住咱們的光刻機，今天咱們不說難懂的術語，用大白話給你掰扯清楚。
咱們做芯片，終極目標不就是算力越猛越好嘛。之前行業默認的發展路子就是摩爾定律定的，一塊芯片上盡可能塞更多的晶體管。你常聽到的14納米、7納米、5納米、1納米，說的就是晶體管密度，數字越小，單位面積塞得越多，芯片的計算效率也就越高。
想要塞更多晶體管，就得用到最先進的EUV光刻機，這恰恰是咱們現在被卡脖子的地方。拿不到先進設備，咱們現在能穩定出貨的先進制程也就停留在14納米到7納米之間。人家蘋果、英偉達早就摸到3納米甚至1納米了，一直跟著這條路追，咱們只能被動等著設備，完全握不住主動權。
那既然沒法堆更多晶體管，能不能換個思路？不讓晶體管拼數量，讓單個晶體管跑快點行不行？原來一秒算一次，現在一秒算十次，那不就頂十個晶體管用了，效果一模一樣啊。
這就是滔定率的核心邏輯呀，它不盯著空間層面“堆密度”，轉而去摳時間層面“提效率”。華為已經定下目標，到2031年，用滔定率做出來的高性能算力芯片，效率能等效于1.4納米先進工藝的水平。這個說法放出來，整個科技圈都炸了。
要實現滔定率，最關鍵的一步就是邏輯折疊，不少人應該聽過這個說法。原來摩爾定律的思路里，芯片就是個二維平面，只能在平面上刻更多晶體管。但晶體管自己沒法干活，得連上線接上電容電阻才能工作，現在拖芯片后腿的早就不是晶體管了，是繞來繞去的線路。信號在路上浪費的時間太多，這個瓶頸還有個名字叫互聯墻。
傳統的3D封裝，比如常用的高帶寬存儲芯片HBM，就是把好幾個完整芯片疊在一起，每層都能獨立工作，本質就是湊數量堆規模。邏輯折疊可不一樣，它疊的是同一塊芯片的不同層級，不需要每層單獨工作。它靠立體布線讓線路走直路，既縮短了信號傳輸的路徑，還減少了不同路徑之間的信號干擾，直接從電路層面解決了互聯墻的問題。
很多人會搞錯，以為邏輯折疊和傳統3D封裝是你死我活的競爭關系，其實完全不對。它倆是互補關系，就拿華為麒麟芯片來說，邏輯折疊用來提升計算效率，存儲部分該用HBM技術還是繼續用，一點不沖突。大家完全沒必要踩一捧一，非要爭出個高低。
滔定率的格局可不只停留在單芯片層面，華為把它分成了器件、電路、芯片、系統四個層面，其中Chiplet互聯特別關鍵。邏輯折疊搞定的是單芯片自身的運行速度，Chiplet互聯搞定的就是不同芯片之間的協同配合問題。今年秋天要推出的麒麟SOC，集成了CPU、GPU、NPU好幾個模塊，哪怕NPU算力再強，別的部件跟不上，整體性能也拉胯。
之前咱們一直在追著國際先進制程的屁股跑，相當于跟著別人定好的規則賽跑，怎么跑都處在被動位置。滔定率完全不一樣，這是咱們自己定義的新發展框架，從戰略層面就把主動權握在了自己手里。這才是它最讓人振奮的地方啊。
也有不少人會質疑，說滔定率剛提出來，還沒經過大規模工程化驗證，這么興奮是不是太早了點。咱們可以拿摩爾定律來對標，最早摩爾提出來的時候，說晶體管數量12個月翻一倍，后來修正為24個月，最后整個產業跑出來的實際周期是18個月。摩爾定律能推動整個行業進步這么多年，靠的不是那個數字有多精準，是它給整個產業指明了一個共同的奮斗目標，拉著整個產業鏈一起投錢投人研發，最后把預想變成了現實。
現在華為提出滔定率，起到的就是一模一樣的作用。它把中國乃至全球工程師、投資人的目光都聚集到這個新方向上，讓不同領域的創新聚在一起形成合力，推動中國半導體走出一條屬于自己的全新路徑。這項技術肯定還有很長的路要走，但是從提出新范式的這一刻起，咱們就不再是被動追趕的局面了。
參考資料：人民日報 中國半導體產業創新發展觀察
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