北京
北京大學研究團隊近日在芯片設計軟件（EDA）領域取得新突破，發布了一款面向“真3D”（true-3D）集成的EDA工具原型，為華為“邏輯折疊（Logic Folding）”等下一代先進芯片架構提供關鍵設計支撐。
EDA（電子設計自動化）是芯片流片前用于設計、驗證與優化的核心軟件，長期以來全球市場主要由國外的EDA三巨頭所主導。隨著先進芯片研發持續向3D集成演進，國產EDA自主化的重要性進一步提升。
近日，華為披露了以“邏輯折疊（Logic Folding）”為核心的“韜（τ）定律”技術路線。與傳統通過持續縮小晶體管尺寸推進性能提升的方式不同，該路線更強調通過三維重構、互連優化與信號傳輸效率提升，實現芯片整體性能突破。
不同于傳統die-to-die堆疊，邏輯折疊并非簡單將不同模塊堆疊，而是在設計階段就將同一模塊內部的邏輯細化到標準單元級（standard-cell level），分布到多層垂直堆疊晶圓之中，并通過微米/亞微米級face-to-face混合鍵合直接打通關鍵路徑。
這一全新架構，也對EDA工具提出了更高要求。
傳統2D EDA流程，以及現有“贗3D（pseudo-3D）”設計方式，本質上仍是先將模塊固定到不同die，再分別使用二維EDA工具逐層實現，無法充分釋放邏輯折疊的潛力。
北京大學團隊此次研發的則是一套“真3D（true-3D）”EDA工具原型。與傳統流程不同，該工具直接將多die堆疊視作統一的三維設計空間，在布局規劃、布局與熱優化階段進行全局協同求解，允許標準單元跨die自由分布，而不再被“釘死”在某一層die之上。
在技術實現上，該工具將跨die線長、混合鍵合端子數量以及垂直熱路徑納入統一優化框架，并通過GPU加速支持千萬級實例規模設計。
根據北京大學披露的信息，該工具已經在工業級開源設計上完成系統驗證，測試規模覆蓋約100萬至2470萬個實例。相比當前主流“贗3D”設計流程，可實現平均約30%的線長縮減，同時帶來約6%的WNS（Worst Negative Slack）改善與約12%的TNS（Total Negative Slack）改善。
“贗3D（pseudo-3D）”流程 （上圖）vs “真3D（true-3D）”流程（下圖）：模塊級劃分 vs 模塊內劃分
在熱優化方面，聯合熱感知優化后，芯片峰值溫度平均下降3%以上，而線長幾乎沒有額外損失。
EDA被視為半導體產業鏈最關鍵的軟件基礎設施之一。近年來，美國曾多次對中國EDA軟件實施出口限制，也進一步推動國內產業界與高校加速自主EDA體系建設。
北京大學表示，未來團隊還將繼續擴展真3D時序分析、布局規劃與布局引擎能力，進一步面向多die堆疊、異構工藝節點以及更復雜3D-IC場景，構建下一代3D芯片設計基礎設施。
對于華為而言，邏輯折疊與“韜（τ）定律”被視為先進芯片研發的重要新方向，但其落地仍需EDA、封裝、材料、制造等多個環節協同推進。
半導體/AI 技術大會
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