5月27-29日，第十屆集微大會在上海張江科學會堂隆重舉行。作為大會核心議程，集微EDA IP工業軟件論壇于29日重磅啟幕，匯聚全球EDA、IP、工業軟件領域領軍企業與頂尖專家，緊扣“AI 重構未來、生態協同致遠”主題，聚焦智能體AI、先進封裝、制造良率、邊緣算力、量子EDA等產業焦點，共探技術突破路徑、共商生態協同方略，為中國半導體高質量發展注入核心動能。

恰逢華為韜（τ）定律（τ=RC，時間常數）引發行業熱議，后摩爾時代芯片設計正從“縮尺寸”轉向“縮時間”，互連RC延遲成為決定性能、功耗與時序收斂的核心變量，為國產EDA突破技術瓶頸、構筑差異化競爭力指明了全新方向。從智能體AI重塑設計流程，到制造端DTCO與良率管理智能化，再到高速互聯與邊緣NPU構筑算力底座，事實上中國EDA/IP產業鏈正以契合韜定律所指出的系統級協同創新為引擎，加速邁向自主可控與全球競爭的新階段。

本次論壇大咖云集、陣容鼎盛，不僅有新思科技、Ceva等國際企業帶來前沿視野，更集結華大九天、合見工軟、東方晶源、安謀科技、廣立微、全芯智造、牛芯半導體、芯和半導體、行芯科技、上海立芯、硅芯科技等國內頭部企業，以及香港中文大學、FIA大學等高校與科研機構專家，全方位呈現AI時代EDA/IP領域的技術革新與產業實踐。

AI重塑設計范式，智能體與全流程工具重構芯片開發新生態

AI技術正深度滲透芯片設計全流程，推動設計效率、生產力與創新邊界跨越式升級，從輔助工具演變為芯片設計的“智能共駕”，智能體（Agentic AI）使能全流程自主決策與協同優化。從RTL生成到物理實現，AI驅動的設計范式將生產力提升一個數量級，大幅縮短上市周期。

論壇在華芯巨數首席執行官李曉慧支持下開啟，多家企業展示了AI與EDA深度融合的最新成果。

主持人華芯巨數首席執行官李曉慧

新思科技高級資深應用工程師李隆系統闡述了智能體AI（Agentic AI）如何應對芯片設計復雜度激增、周期縮短與人才短缺三重挑戰。其AgentEngineer框架將AI能力從L1輔助演進至L5決策，覆蓋架構規范、RTL生成、驗證、調試到物理實現全流程，實現10倍生產力提升與50%上市時間縮短，推動芯片開發從傳統迭代向持續優化與創新驅動轉型。

新思科技高級資深應用工程師李隆

華大九天高級總監余涵則聚焦量子科技戰略賽道，依托國內唯一貫通射頻微波全流程的Aether MW平臺，打造了面向中小規模量子芯片的Q-EDA全流程系統，已覆蓋當前QDA工具鏈70%的需求，并結合AI驅動的自動布局布線與2.5D/3DIC解決方案，為百萬比特級通用量子計算機奠定設計基礎。

華大九天高級總監余涵

最近華為提出的“韜（τ）定律”強勢刷屏，行芯科技市場銷售高級總監任旭圍繞“韜（τ）定律”（τ=RC）提出τ-Aware Signoff理念，將寄生參數提取、電遷移壓降與光學鄰近修正視為“時間、能量、幾何”三維保真度的平行進化。針對3DIC LogicFolding帶來的跨芯片寄生耦合、熱效應、供電噪聲、多物理場交互等嚴峻挑戰，行芯推出GloryEX、GloryGrid等一站式簽核工具，已成功助力國內首顆純國產先進工藝3DIC芯片流片。

行芯科技市場銷售高級總監任旭

香港中文大學余備教授從學術視角剖析先進工藝下EDA計算資源面臨的精度、規模、速度三重壓力。他以概倫電子NanoSpice Pro X的萬核并行SRAM K庫仿真、DREAMPlace布局深度學習的40倍GPU加速、開源OpenILT的CUDA分布式計算光刻為例，論證了CPU+GPU/NPU異構并行、云彈性與AI智能調度是破解計算瓶頸的關鍵路徑，推動EDA與高性能計算雙向賦能。

香港中文大學余備教授

硅芯科技高級產品研發工程師吳明輝指出后摩爾時代先進制程面臨成本指數級增長、良率斷崖式下跌、算力增長無法滿足需求的三重危機，2.5D/3D Chiplet堆疊技術成為突破成本、性能與海外封鎖困局的最優解，但也帶來了異質異構集成、多物理場耦合、多芯片測試驗證等全新挑戰，傳統EDA工具已無法適配。公司推出3Sheng Integration Platform新一代先進封裝EDA+平臺，覆蓋架構設計、物理實現、多物理場仿真、多芯片DFT與驗證全流程，已在超異構計算、硅光AI Chiplet等項目中實現落地。

硅芯科技高級產品研發工程師吳明輝

制造EDA與良率管理邁向智能化，DTCO驅動工藝極限突破

制造端EDA是國產化最薄弱的環節，也是先進工藝良率爬坡的“生命線”。通過AI賦能計算光刻、器件建模與缺陷分析，設計與工藝協同優化（DTCO）正成為突破物理極限、提升國產芯片競爭力的核心路徑。

東方晶源副總裁丁明指出，先進節點中Patterning相關的系統良率損失已超過隨機缺陷，傳統人工+規則模式難以為繼。公司提出HPO設計制造協同優化理念，構建全球唯一的軟硬件結合產品矩陣，包含PanGen Total Mask系列計算光刻工具（DMC/PHD/vPWQ/RUI）、多款國內首臺12英寸量檢測設備及YieldBook AI良率管理平臺，實現從設計到刻蝕的全流程壞點提前發現與修復，DMC的AI輪廓預測精度超99%且速度為傳統OPC的100倍。

東方晶源副總裁丁明

廣立微技術市場總監張克非強調登納德縮放定律失效后，DTCO成為先進工藝下提升PPA的核心手段，對國內芯片設計公司尤為關鍵。公司提供OnChipTSK、CAPMM、RO IP等高效測試結構，以及覆蓋CMP建模、圖形檢測、智能填充、AI風險預測的DFM產品矩陣，結合DE-YMS/YAD良率分析與診斷平臺，將根因定位時間縮短80%，在國內邏輯工藝良率提升市場市占率達95%。

廣立微技術市場總監張克非

全芯智造副總裁孟曉東指出制造EDA是國產化率不足10%的最稀缺環節。公司作為國內唯一覆蓋制造EDA全流程的企業，依托自建算力集群與半導體數據湖，打造垂直大模型中臺與LithoChat AI Agent，在計算光刻、器件建模、良率管控、DTCO四大場景實現對標國際廠商的全棧替代，已支持先進工藝流片，并規劃適配國產EUV與新材料設備。

全芯智造副總裁孟曉東

上海立芯資深副總楊曉劍指出國產先進工藝制程物理實現方面面臨著工藝波動（PVT）、多重曝光（DPT/MPT）、良率和可制造性（DFM）以及寄生效應電遷移（EM）更加顯著等多重挑戰。公司大規模全流程數字設計平臺LeDI，整合LeSyn物理綜合、LePlan智能布圖規劃與LeAPR自動布局布線三大核心工具，高效處理千萬級實例設計，通過PDK-DTCO全流程協同與機器學習優化，實現對先進工藝下PVT、多重曝光、DFM等挑戰的系統性突破。

上海立芯資深副總楊曉劍

IP、NPU與高速互聯筑底AI生態，“運力”與算力協同進化

AI基礎設施正從單芯片算力競爭轉向機架級、集群級系統協同，互連性能這一“運力”成為釋放算力的關鍵瓶頸。國產高速互聯IP、專用NPU與系統級仿真平臺共同構筑起自主AI生態的堅實底座。

面向AI基礎設施從單芯片向機架級、集群級系統擴展的趨勢，IP、NPU及高速互聯技術的創新成為論壇又一關鍵議題。

FIA大學教授、MultiCortex創始人、國際分析師Alessandro(Cabelo) de Oliveira Faria指出當前軟硬件適配不合理、算力能耗高、能源與水資源消耗壓力大，需尋找新的技術缺口。他從軟硬件接口優化角度，詳解SIMD從MMX到AVX-512/Intel AMX的演進，AMX可實現20倍性能提升，并通過OpenCV指令配置、CUDA算力匹配分別帶來1500%、3300%的性能加速，同時展示oneAPI/SYCL實現跨廠商架構兼容及聯邦推理等前沿實踐。

FIA大學教授、MultiCortex創始人、國際分析師Alessandro(Cabelo)deOliveira Faria

隨著AI已從感知、生成階段進入智能體時代，智能體工作負載呈現云邊協同態勢，邊端側LLM推理占比降至25%，任務編排、向量檢索與多模態處理占比顯著提升，2025年NPU已占據邊緣推理芯片超60%的市場份額，同時邊端側NPU面臨精度與效率博弈、內存墻與帶寬瓶頸、異構計算多核協同調度三大核心挑戰。

安謀科技高級產品經理葉斌聚焦邊端側大模型“下沉”趨勢，介紹公司專為大模型而生的周易NPU X3，單Cluster算力達8-160 TFLOPS，支持INT4/FP4至FP16全精度，配備硬件級多任務調度器與Compass AI軟件平臺，R2版本W4A8/W4A16算力最高提升2倍，已在智能座艙、邊緣AI服務器等場景落地。

安謀科技高級產品經理葉斌

Ceva FAE Phillipe Guo詳細介紹了公司的NeuPro-Nano NPU，專為MCU邊緣AI設計，采用單核可編程架構內置DSP，支持INT4/8/16及Transformer，功耗低于1W、算力覆蓋10 GOPS至5 TOPS，配合NeuPro Studio SDK與Model Zoo，可快速部署音頻、語音、視覺等嵌入式AI應用。

Ceva FAE Phillipe Guo

牛芯半導體市場副總經理鄔紅纓直擊“運力墻”瓶頸——算力年增1.5倍而內存/互聯帶寬僅增0.8/0.7倍，嚴重制約AI性能釋放。中國作為全球最大數據市場，高速互聯技術以來進口，自主可控需求迫在眉睫。公司作為少數同時提供高速互聯IP授權與芯片定制服務的企業，擁有DDR、SerDes、D2D等10大類百余種IP，率先在國產工藝突破112Gbps，并布局224Gbps PAM、HBM3/4、UCIe 32G等更高速技術。

牛芯半導體市場副總經理鄔紅纓

當前AI基礎設施正從單芯片算力競爭轉向機架級系統協同，超節點互聯成為國產芯片性能突破的關鍵，同時也面臨互聯協議繁雜、組網驗證難度大等痛點。

芯和半導體市場副總裁倉巍指出AI算力需求增長遠超摩爾定律供給，破局需通過Chiplet異構集成與超節點系統兩級路徑，但帶來千安級供電、兆瓦級散熱及光-電-熱-磁-應力多物理場協同挑戰，推動EDA從芯片級DTCO邁向系統級STCO協同設計。芯和推出從芯片到系統的全棧EDA平臺，覆蓋電/光互連建模、高速鏈路分析、電源完整性與微流道散熱優化，并發布XAI多智能體體系，助力產業鏈完成從單芯片到超節點的系統級協同設計與性能躍升，構建面向AI工廠的新一代EDA范式。

芯和半導體市場副總裁倉巍

合見工軟業務與合作拓展總監牛鋒則聚焦硬件仿真器在AI大算力芯片中的關鍵作用。面對超節點互聯協議繁雜、組網驗證難度高等痛點，合見工軟推出UVHS-2、UVHP全場景驗證平臺，結合自研SUE、ETH-X等IP+VIP方案，已聯合中國信通院、騰訊成立ODCC AI網絡聯合實驗室并發布測試報告，并與燧原科技合作開發智算多卡組網方案，有效應對互聯互通復雜、驗證難度高、迭代快等難題，助力國產AI大算力芯片縮短研發周期、突破互聯壁壘。

合見工軟業務與合作拓展總監牛鋒

結語

從接口優化到智能設計，從先進封裝到制造良率，從高速互聯到量子EDA，論壇全面展現了中國EDA/IP產業鏈的創新實力與協同生態。華為提出的“韜（τ）定律”在業界引發廣泛熱議，也標志著后摩爾時代芯片設計正從“縮尺寸”轉向“縮時間”，互連RC延遲成為決定性能與能效的核心變量——這一趨勢與本次論壇所探討的3DIC簽核、時序優化、多物理場仿真等方向高度契合，也為國產EDA在先進工藝下的技術突破提供了全新理論支點。

與會企業與專家一致認為，AI時代的到來正從根本上重塑EDA/IP的競爭邏輯——從單點工具優化轉向系統級協同設計，從人工經驗驅動轉向智能體自主決策。在國產替代與AI芯片復雜度攀升的雙重浪潮下，中國EDA/IP產業正迎來前所未有的戰略機遇期。唯有堅持技術自主、生態協同、場景落地，才能持續突破技術封鎖與產業瓶頸，共同打造自主可控、安全高效、引領全球的半導體產業新生態。