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在我（指代本文作者Brian Bailey，下同）最近撰寫關于代理（agentic）驗證的文章時，西門子EDA高級副總裁兼總經理Abhi Kolpekwar的一句話讓我印象深刻。他當時談到，當驗證工程師開始要求代理執行原本屬于其工作范圍的任務時，就會產生額外的token成本。

“要考慮總體擁有成本，”他說。“這樣才能用最少的硬件投入，最大限度地提高流程效率。”

這并非驗證團隊第一次需要徹底重塑方法論并評估新技術是否具有成本效益。在我職業生涯初期，測試用例生成是業界的一項重要任務。雖然當時也使用邏輯仿真器，但其目標主要集中在制造測試上——如何高效地生成最少數量的測試向量，以實現對被測器件的最大覆蓋率。

每增加一個向量，測試時間就會延長，這直接增加了成本。每缺少一個向量，就意味著存在逃逸的可能性，這會影響你的可信度。當時的電路設計與今天的電路相比非常小巧，而且所有電路都是以門級原理圖的形式開發的。我記得當時的房間里，墻上貼滿了大幅的電路原理圖，輸出端和門附近插著引腳，彩色的線用來標記路徑和激活狀態。他們知道需要一種更好的方法，但回溯算法才剛剛興起，模擬器運行緩慢，建模語言也尚未標準化。

我曾參與開發最早一批面向新興半導體行業的仿真器。它既具備邏輯仿真能力，又擁有首個寄存器傳輸級語言（RTL），與Verilog僅一步之遙，只需編寫一個SED腳本即可。盡管它革新了行業的某個方面，但仍然依賴于需要手動創建的向量。此外，它還提供了故障仿真器和一些基本的測試用例生成功能。這些算法僅對少數邏輯層有效，因此從未成為行業標準。

定向測試通常由人工生成，它包含一組輸入向量和一組輸出向量，用于與設計輸出進行比較。每次設計變更，所有測試都必須手動更新。時序或行為都可能發生改變。設計變更后失敗的每一個測試都必須手動重寫。這非常耗時。

大約五年后，Sun Microsystems發布了隨機測試模式生成器的代碼，一家初創公司（我記得好像叫Silicon Solutions——如果我記錯了請指正）將其產品化，并由此引發了驗證行業的大規模變革。這種變革以犧牲驗證工程師的時間為代價，換取了更多的計算時間。這項技術逐漸演變成了SystemVerilog和UVM。如今，驗證工程師的工作包括創建向量生成規則集、預測設計輸出的模型以及確保程序正常運行的檢查器。由于當時并不清楚每個自動生成的測試用例的具體執行情況，因此需要開發一個覆蓋率模型來跟蹤實際執行的測試用例數量。

在我看來，UVM 和 SystemVerilog 的效率極低，而且這項技術的發展方向也遠未達到應有的水平。向量約束本質上只是組合約束而非順序約束，因此生成了大量無用的測試用例。此外，生成器與仿真器實時運行，雖然這確保了生成的內容與檢查和報告的內容始終保持一致，但也意味著每次仿真都會被拖慢速度。在早期，這種拖慢速度的比例通常超過 2:1。

然而，最終的投資回報率令人滿意。當時，人們都在議論驗證工程師會因此失業，但實際上并沒有人失業。設計規模增長如此迅速，以至于需要進行的驗證工作也越來越多。事實上，驗證工程師變得更加搶手，因為他們現在成了專家。你必須掌握更多語言、庫和方法論的使用方法。

我們現在正處于下一輪變革的初期。驗證代理程序能夠自動完成驗證工作的更多部分。這同樣意味著將人力資源轉移到額外的計算資源上，而這種做法的投資回報率需要評估。隨著人工智能的飛速發展以及支撐其運行所需的計算資源的激增，許多數據中心組件制造商都財源滾滾，而快速搶占市場正是它們保持競爭優勢的關鍵。我懷疑它們中有多少人會抱怨增加的計算成本，尤其是在它們大多使用自有硬件的情況下。

但整個行業的情況又如何呢？許多人表示，如果他們不迅速采用智能體解決方案，就會落后并被取代。或許如此。

那么驗證工程師呢？雖然我會在接下來的幾個月里更詳細地探討這個問題，但驗證工程師之所以成為專家，其某些特質可能正在逐漸消失。如果他們現在只需用英語指示代理人執行指令，而不再需要編寫代碼，那么他們的工作還有哪些門檻？經驗仍然重要——甚至可能更加重要，但如何才能獲得必要的經驗呢？工程師如何才能達到能夠有效使用新解決方案的水平？新解決方案能否涵蓋經驗豐富的驗證工程師的知識？如果可以，那么現在任何人都能勝任這項工作嗎？

未來永遠無法確定，但可以肯定的是，在我有生之年，驗證工程師的角色從未經歷過如此巨大的變革，而這實際上意味著在整個行業的生命周期中，驗證工程師的角色從未經歷過如此巨大的變革。

（來源：編譯自semiengineering ）

*免責聲明：本文由作者原創。文章內容系作者個人觀點，半導體行業觀察轉載僅為了傳達一種不同的觀點，不代表半導體行業觀察對該觀點贊同或支持，如果有任何異議，歡迎聯系半導體行業觀察。

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