從NRZ到PAM4：高速SerDes的演進與未來展望

在高速串行通信領域，SerDes（Serializer/Deserializer，串行器/解串器）作為連接芯片與外部鏈路的核心模塊，其調制技術的每一次迭代，都直接決定著數據傳輸速率的突破上限。幾年前，當行業主流聚焦于10G、25G SerDes應用時，NRZ（Non-Return-to-Zero，非歸零碼）調制憑借其簡潔易用的特性，成為當時的絕對主流；而隨著傳輸速率向56G、112G乃至224G快速跨越，NRZ的物理瓶頸逐漸顯現，PAM4（四電平幅度調制）順勢成為業界唯一選擇，未來更高速率的224G及以上場景，更將向PAM6等高階調制技術邁進。今天，我們就來聊聊這背后的技術演進邏輯與行業趨勢。
一、低速時代的王者：NRZ的“簡單即優勢”

在10G、25G SerDes普及的年代，NRZ調制的核心優勢就是“簡單”——簡單到無需復雜的信號處理，就能實現穩定傳輸，這也是它能廣泛應用的關鍵原因。

NRZ的工作原理直白易懂：用兩種不同的電壓電平直接對應數字邏輯的“1”和“0”，高電平代表“1”，低電平代表“0”，且在一個符號周期內，電平保持不變（即“非歸零”）。這種簡單的邏輯設計，讓信號的生成、傳輸和接收都變得極為簡潔，無需復雜的編碼和解碼電路，大大降低了芯片設計難度和成本。

更直觀的優勢體現在眼圖上。眼圖是評估信號完整性的核心指標，NRZ由于只有兩種電平，信號跳變簡單，眼圖的眼高、眼寬都非常充裕，形象地說，“眼圖寬大得像個足球場”。這意味著鏈路設計的容錯率極高，只要PCB走線不是過于離譜，避免嚴重的阻抗不連續、串擾等問題，信號就能穩穩地跑通，無需額外的均衡、時鐘恢復等復雜處理。

在10G、25G的應用場景下，NRZ的帶寬需求也處于合理范圍。根據尼奎斯特采樣定理，NRZ的尼奎斯特頻率為傳輸速率的一半，10G NRZ僅需5GHz帶寬，25G NRZ也僅需12.5GHz帶寬。這個頻率范圍下，普通FR4板材就能滿足傳輸需求，無需使用高端昂貴的特殊板材，進一步降低了整個系統的成本。可以說，NRZ完美適配了低速時代“低成本、高可靠、易實現”的行業需求。

二、高速瓶頸：NRZ為何在56G/112G時代“失靈”？

隨著5G/6G、人工智能、高性能計算等領域的爆發式發展，數據中心、AI訓練集群等場景對數據傳輸速率的需求呈指數級增長，SerDes速率從25G快速向56G、112G、224G跨越，此時NRZ的物理天花板徹底顯現，再也無法滿足高速傳輸的需求。

核心問題出在尼奎斯特頻率與傳輸介質的損耗矛盾上。如前所述，NRZ的尼奎斯特頻率是傳輸速率的一半，速率翻倍，帶寬需求也隨之翻倍：56G NRZ的尼奎斯特頻率需達到28GHz，112G NRZ需達到56GHz，224G NRZ更是高達112GHz。而這個頻率區間，對傳輸介質（主要是PCB板材）的損耗容忍度提出了近乎苛刻的要求。

在高頻信號傳輸中，PCB板材會面臨銅損、介質損耗、趨膚效應等多種損耗，頻率越高，損耗越嚴重。當頻率達到28GHz以上時，普通FR4板材的損耗已經急劇上升，信號衰減嚴重；到56GHz及以上，即便使用高端板材，損耗也會達到難以承受的程度，此時板材就像一個“信號黑洞”，會將大部分信號能量吸收，導致眼圖嚴重劣化、信號失真，最終無法實現有效傳輸。

除此之外，NRZ在高速場景下還面臨著功耗和電磁干擾（EMI）的問題。為了驅動高頻信號，芯片的驅動電路需要更大的功耗；同時，高頻信號的跳變頻率過高，會產生嚴重的電磁輻射，干擾周邊電路的正常工作。這些問題疊加在一起，讓NRZ在56G及以上速率場景中，既不具備技術可行性，也不具備成本優勢——即便強行使用高端板材和復雜的驅動電路，其成本也會飆升到行業無法接受的水平。

因此，NRZ的淘汰并非技術選擇的失誤，而是物理規律的必然。當傳輸速率突破56G的門檻，業界沒有其他退路，只能被迫轉向更高效的調制技術——PAM4。

三、破局之路：PAM4如何破解高速傳輸難題？

PAM4（Pulse Amplitude Modulation 4，四電平幅度調制）的核心思路，是通過增加電平數量，在一個符號周期內傳輸更多的比特信息，從而在不提升符號速率（即降低帶寬需求）的前提下，實現傳輸速率的翻倍，這也是它破解NRZ瓶頸的關鍵。

與NRZ的兩電平不同，PAM4采用四種不同的電壓電平，分別對應“00”“01”“10”“11”四種二進制組合，也就是說，一個符號周期內可以傳輸2bit數據。這就意味著，要實現相同的傳輸速率，PAM4的符號速率僅需NRZ的一半，對應的尼奎斯特頻率也隨之減半：56G PAM4的尼奎斯特頻率僅為28GHz，112G PAM4僅為56GHz，224G PAM4僅為112GHz。

帶寬需求的減半，直接緩解了傳輸介質的損耗壓力。例如，112G PAM4的帶寬需求與56G NRZ相當，此時普通高端板材就能滿足傳輸需求，無需使用成本極高的特殊板材，有效控制了系統成本。同時，符號速率的降低，也減少了信號跳變頻率，降低了芯片功耗和電磁干擾，兼顧了性能與功耗的平衡。

從技術本質來看，PAM4并非全新技術，早在100G以太網標準制定時，它就曾被視為替代NRZ的候選方案，但當時由于技術不成熟、成本較高，并未得到廣泛應用。而隨著高速SerDes技術的發展，芯片設計、均衡技術、測試技術的不斷突破，PAM4的應用門檻逐漸降低，如今已成為56G及以上高速SerDes的主流調制技術，廣泛應用于400G/800G以太網、AI加速器互聯、車載高速網絡等場景。

需要注意的是，PAM4的普及也伴隨著技術難度的提升，其代價甚至可以用“極其慘重”來形容。與NRZ“足球場般寬大”的眼圖相比，PAM4的四種電平間距大幅縮小，眼圖被壓縮成“指甲蓋大小”，對噪聲、抖動、串擾的敏感度呈指數級上升——NRZ只需區分兩種電平，噪聲稍微大一點也不會影響判斷，而PAM4需要精準區分四種電平，任何微小的噪聲或抖動，都可能導致信號判錯，進而影響傳輸可靠性。更關鍵的是，在相同的峰峰值電壓下，PAM4的每個眼孔高度只有NRZ的1/3，根據公式計算，這直接導致了9.54dB的信噪比（SNR）損失。這9.5dB的損失意味著什么？意味著在NRZ時代可以容忍的電源噪聲、反射和串擾，在PAM4面前全是“致命傷”，眼圖不是變小了，而是快“瞎”了。

更值得警惕的是，當“自適應EQ”不再是萬靈丹�，F在的SerDes芯片（如Broadcom或Marvell的DSP）功能極其強大，自帶CTLE、FFE、DFE等各種均衡算法，試圖在接收端把“爛掉”的信號救回來。但很多新手工程師存在一個危險的誤區：覺得只要仿真通過了，PCB隨便畫。在112G時代，這種想法極有可能導致項目失敗，核心問題集中在兩點。一是線性度（Linearity）陷阱：PAM4對系統的線性度要求近乎變態，如果射頻通路中有任何非線性畸變（比如電容的非線性壓電效應），即使DSP的算力再強，也無法還原被扭曲的電壓臺階。二是殘余ISI：當速率達到112G，碼間干擾（ISI）會變得極其復雜，即便將均衡算法拉滿，誤碼率（BER）依然可能出現不穩定的跳變。

在實驗室實測環節，很多工程師會遇到眼圖糊成一團、示波器里全是“毛刺”的問題，此時先別急著改寄存器，建議優先檢查以下三點。第一，探頭負載效應：100GHz級別的采樣示波器探頭，其寄生電容會嚴重拖累信號上升沿，看到的“毛刺”，很可能是阻抗不匹配導致的二次反射。第二，垂直分辨率：由于PAM4眼孔變小，對示波器的垂直分辨率（ENOB）要求極高，若底噪太高，信號會直接被淹沒在量化噪聲里。第三，損耗梯度的斜率：重點檢查板材在Nyquist頻率點的插入損耗（Insertion Loss），這也是影響信號完整性的關鍵因素。

為了應對上述這些難題，高速SerDes芯片必須集成更復雜的信號處理模塊，比如前饋均衡（FFE）、判決反饋均衡（DFE）、連續時間線性均衡（CTLE）等，用于補償鏈路損耗、抑制噪聲和抖動；同時，時鐘數據恢復（CDR）的難度也大幅提升，PAM4信號有12種碼間跳變，可用的時鐘信息組合減少，對鑒相器增益和時鐘抖動的要求更為嚴格。這也意味著，PAM4時代的SerDes芯片設計、PCB鏈路設計和測試，都進入了“高精度、高復雜度”的新階段。

四、未來展望：從PAM4到PAM6，更高速率的演進方向

隨著數據傳輸需求的持續升級，224G SerDes已逐漸成為行業新的主流，而未來，448G乃至更高速率的SerDes也將逐步落地。此時，即便是PAM4，也將面臨新的瓶頸——當速率提升至224G以上，PAM4的帶寬需求將達到112GHz以上，傳輸介質的損耗再次成為制約因素，因此，更高階的幅度調制技術成為必然趨勢，其中PAM6（六電平幅度調制）、PAM8（八電平幅度調制）成為最具潛力的方向。

與PAM4的四電平不同，PAM6采用六種電壓電平，一個符號周期內可傳輸約2.58bit數據；PAM8采用八種電壓電平，一個符號周期內可傳輸3bit數據。更高的電平數量，意味著在相同符號速率下，傳輸速率更高；或者在相同傳輸速率下，符號速率更低，帶寬需求進一步降低，從而適配更高速率的傳輸場景。

例如，要實現448G傳輸速率，若采用PAM4，需要224GHz的符號速率，帶寬需求極高；而采用PAM8，僅需149GHz左右的符號速率，帶寬需求大幅降低，可有效緩解傳輸介質的損耗壓力，實現更穩定的高速傳輸。據行業預測，2026年OIF（光互聯論壇）將啟動448G標準制定，PAM6、PAM8等高階調制技術將成為核心支撐。

當然，高階調制技術的演進，也意味著技術難度的進一步提升。電平數量越多，電平間距越小，噪聲容限越低，對信號處理、均衡技術、測試儀器的要求也越高。例如，PAM6的電平間距比PAM4更小，對抖動、串擾的敏感度更高，需要更復雜的均衡算法和更高精度的時鐘恢復模塊；同時，芯片的功耗和設計復雜度也將進一步增加，如何在速率、功耗、成本之間找到平衡，將成為行業面臨的核心挑戰。

此外，除了調制技術的升級，高速SerDes的發展還將依賴于芯片工藝的進步（如5nm及以下先進工藝）、傳輸介質的優化（如新型低損耗PCB板材、光互聯技術）以及標準的完善（如IEEE 802.3系列標準、OIF標準）。中科院微電子所等科研機構已在112G PAM4 SerDes領域取得突破，采用28nm CMOS工藝實現了低抖動、低誤碼率的傳輸，為高階調制技術的落地奠定了基礎。

五、結語：硬件人的新戰場

在112G/224G的時代，硬件工程師不再是簡單的“布線工”，而是信道建模師。每一個過孔、每一段微帶線，都是一個精密的濾波器。密語：如果你現在的眼高只有10mV，請記�。哼@10mV就是你最后的尊嚴。守護它，靠的不是代碼，而是你對每一根走線、每一個電容布局的敬畏。

六、總結：調制技術的演進，是需求驅動與技術突破的共生

從NRZ到PAM4，再到未來的PAM6、PAM8，高速SerDes調制技術的每一次迭代，本質上都是“需求驅動”與“技術突破”相互作用的結果：行業對更高數據傳輸速率的需求，推動著調制技術向更高效、更復雜的方向發展；而芯片設計、均衡技術、測試技術的突破，又為調制技術的落地提供了可能。PAM4的普及背后，是技術難度的陡增和硬件工程師職責的升級，從簡單布線到精細建模，每一個細節都決定著高速鏈路的成敗。

回顧這一演進歷程，我們能清晰地看到：低速時代，NRZ以“簡單、低成本”取勝，完美適配10G、25G的應用需求；高速時代，PAM4通過“提升頻譜效率、降低帶寬需求”，破解了NRZ的物理瓶頸，成為56G、112G、224G的主流選擇；未來，PAM6等高階調制技術，將繼續突破速率上限，支撐448G及以上高速傳輸場景的落地。

對于行業從業者而言，了解這一演進邏輯，不僅能幫助我們理解高速SerDes的技術核心，更能把握行業發展趨勢——未來的設計工作，將更加注重信號完整性、均衡技術、功耗控制的協同優化，而高階調制技術的掌握，也將成為核心競爭力之一。

隨著技術的不斷進步，我們有理由相信，調制技術將持續突破物理極限，為高速串行通信領域的發展注入新的動力，支撐數字經濟、人工智能、5G/6G等領域的持續創新。

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