新 聞1：DRAM廠商已啟動DDR6產品開發，目標2028年實現商業化出貨

去年有報道稱，包括三星、SK海力士和美光在內的DRAM制造商早已啟動了DDR6的開發工作，專注于芯片設計、控制器驗證和封裝模塊集成。DRAM制造商已經完成DDR6原型芯片設計，正在與英特爾和AMD等內存控制器和平臺廠商合作進行接口測試。

據The Elec報道，三星、SK海力士和美光這些DRAM制造商最近已經與基板供應商協調DDR6內存模塊的開發工作，包括厚度、堆疊結構和布線等。目前DDR6原型產品正在生產和驗證當中，這部分工作也是在JEDEC固態技術協會監督下進行的。

JEDEC于2024年提供了DDR6初步草案，在性能和架構方面取得了重大進步。其轉向多通道設計，采用4×24位子通道，有別于DDR5的2×32位設置，這將會帶來更好的并行處理、數據流和帶寬利用率，當然也對模塊I/O設計和信號完整性提出了更高的要求。

預計DDR6的速率從8.8 Gbps起步，最高至17.6 Gbps，甚至可能擴展至21 Gbps。同時DDR6支持新的CAMM2標準，取代長期使用的SO-DIMM和DIMM標準，提供了更高的帶寬、更高的密度、更低的阻抗和更纖薄的外形尺寸，也解決了傳統內存插槽的物理限制。

目前業界已經完成了向DDR5的過渡，去年在服務器市場的占比超過了80%，今年預計達到90%。原本JEDEC可以更早地發布DDR6標準規范，但是一些主要規格遲遲未能敲定，包括厚度、信號使用、功率范圍和引腳設計等。隨著DRAM制造商加速DDR6標準產品的開發，這一情況將有所改變，預計2028年至2029年之間實現商業化。

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這么快嗎？我感覺很多玩家可能連DDR5都還沒用上，廠商的DDR6就已經快完工了。不過回頭看一下，從第一代使用DDR5的家用平臺到現在也過了5年了，DDR4如果從SkyLake開始算，到12代酷睿i使用DDR5也才6年，現在DDR6準備正常好像也挺對的。

不過這次的DDR6變化非常巨大，不管是物理形態還是通道位寬，想來應該不會再有前幾代那樣同時兼容兩代的情況了。

新 聞 2： NEO半導體3D X-DRAM技術已通過概念驗證，并獲得新的戰略投資

據TomsHardware報道，NEO半導體宣布3D X-DRAM技術已通過概念驗證（POC），證明了利用現有3D NAND生產線可以制造一類新型高密度DRAM的可行性。在這次驗證中，NEO半導體達成了 101? 循環耐久、讀寫延遲＜10ns、85℃ 下數據保持時間＞1s的測試結果，得到了測試機構積極的評價。

3D X-DRAM是首款基于無電容器浮體單元技術的類3D NAND DRAM單元結構，可以使用3D NAND的工藝制造，并且只需要一個掩模來定義位線孔并在孔內形成單元結構，這種結構簡化了工藝步驟，提供一種高速、高密度、低成本、高良率的解決方案。這是一個關鍵點，因為先進DRAM開發的主要限制因素不是設計創新，而是制造成本和工藝兼容性。

按照NEO半導體的說法，3D X-DRAM技術可以生產230層堆疊128Gbit的DRAM芯片，存儲密度是現在DRAM芯片的8倍，而且預計在2030到2035年間就能實現1Tb的容量，也就是說單根雙面的內存就能實現2TB的容量，服務器用內存使用32顆芯片就能實現單根4TB的容量，未來AI應用是驅動高性能和大容量存儲器半導體的增長點。

此外，NEO半導體還宣布得到了Acer創始人施振榮領導的新戰略投資。

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而在不久前，NEO半導體公開過一種使用3D NAND類似技術的3D X-DRAM，與3D NAND一樣的，這種3D堆疊技術能夠極大的提升單顆內存顆粒的容量，且不會像3D NAND一樣對壽命和耐久造成太大的影響，畢竟DRAM本就是一種易失性存儲，確實不存在反復擦寫影響壽命的問題，看來確實是一個優越的發展方向。

新 聞3： 三星和SK海力士爭相開發3D DRAM，各自選擇不同的技術路線

三星和SK海力士是DRAM領域位列前二的領導廠商，過去幾年里，都在加快3D DRAM商業化進程，以改變存儲器行業的游戲規則。特別是最近兩年，存儲行業在人工智能（AI）熱潮的推動下出現了爆炸性的增長，高性能DRAM技術站到了舞臺中央。

據Wccftech報道，不同于CPU，存儲芯片需要依靠電容器存儲數據，可是隨著制程節點不斷縮小，存儲數據的復雜度增加，因為電容器必須達到一定尺寸才能工作。一直以來，DRAM開發的重點是通過減小電路線寬來提高密度，但隨著線寬進入10nm范圍，電容器漏電和干擾等物理限制明顯增加，為此廠商轉向3D DRAM，來克服物理的極限。

3D DRAM設計的重點是解決縮放和多層堆疊的難題，另外還有電容器和晶體管縮小，以及單元間連接和通孔陣列，廠商需要制定相應的工藝來滿足生產的要求。有業內人士透露，三星和SK海力士各自押注不同的技術路線來制造下一代DRAM芯片。

三星在2022年量產的3nm制程節點上，首次引入了GAAFET全環繞柵極晶體管工藝，現在也打算放到DRAM芯片制造上。在邏輯芯片制造中，GAAFET通過柵極包裹溝道來提升電流控制力，不過在DRAM中，三星需要將GAAFET晶體管與電容器整合到同一單元內，正在考慮的一種技術是將負責讀寫等操作的控制電路置于存儲陣列下方，類似于NAND閃存的設計。

SK海力士有些不同，正常嘗試4F2單元結構，即將晶體管垂直堆疊，柵極材料包裹在周圍，而負責接收電容數據的組件放到晶體管柱的下方。看起來這種方法與GAAFET有些類似，但是空間布局上是不同的。

三星和SK海力士都希望自己的方法得到認可，成為標準，從而主導下一代DRAM芯片。

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而兩家大廠也投入了3D DRAM的競逐中，畢竟我們也說過，3D堆疊結構的DRAM內存有諸多的優勢。其實，此前未發展此類技術也是有原因的，在AI時代之前，大家沒有這么大的內存容量需求，消費級128G、專業級1-2T，已經很恐怖了，但AI對內存的需求會更加的大，這也就促進了3D DRAM被提上了日程，不知道什么時候能看到實物，又是否能影響到消費級平臺呢？？

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