昨天，華為發(fā)布了芯片設計的一個新的工藝方向，基于自創(chuàng)的“韜定律”，對芯片進行邏輯折疊，以實現(xiàn)縮短傳播時延，提升晶片管密度，最終實現(xiàn)降低功耗和提升算力的結(jié)果。

韜定律、邏輯折疊這些都是什么？這些操作又為什么能夠提升算力降低功耗？我看了很多資料，努力用咱們普通人的語言總結(jié)一下。

芯片設計一直以來追求的方向，都是更強的算力和更小的功耗，每一次手機發(fā)布會，講到芯片時，最關鍵的部分就是算力提升了多少個百分點，同時功耗又降低了多少。

以往實現(xiàn)這個目標的辦法，就是采取更小的制程。最簡單的理解，就是把晶體管做得更小，彼此距離更近一些，在有限的范圍內(nèi)放入更多的晶體管。晶體管越多，算力就會越強。晶體管越小，能耗和發(fā)熱就會越小。

1965年，美國的芯片工程師戈登·摩爾經(jīng)過長期觀察后總結(jié)道：每過18到24個月，芯片上可容納的晶體管數(shù)量就會增加一倍，芯片的性能因此大幅提升。這被人們稱為“摩爾定律”。

摩爾定律之所以出名，是因為自從摩爾提出來之后的幾十年里，人類設計和制造的芯片，確實基本按這樣的速度高歌猛進。但摩爾定律其實是有極限的，這個極限近些年已經(jīng)逐漸向人類靠近。

目前最先進的芯片，制程是3納米的，基本上只有臺積電能夠代工。三星能夠做，但效果并不好。再往后的2納米，應該還在研發(fā)和試產(chǎn)中。2納米之后呢？1納米嗎？實際上是做不到的。當芯片的制造低于1.5納米，晶體管之間的距離太過靠近時，芯片就會發(fā)生類似于短路的現(xiàn)象，沒辦法正常工作了。

因此摩爾定律的極限正在逼近，在一個有限的平面里，最終能夠放入的晶片管數(shù)量，并不是無限的。但如果芯片是立體的，那又是另一回事了。

華為新的設計思路，就可以理解為把芯片變成立體的，把腦洞打開，不再只是在一個平面上來布局晶體管，而是更立體一些，因此叫“邏輯折疊”。為什么要折疊呢？因為實際上，芯片運行時，有相當多的時間是消耗在傳輸?shù)倪^程中，折疊的目的，就是縮短傳輸?shù)臅r延。

簡單地說，相同的時間內(nèi)，以往的芯片只能做1次計算，折疊之后可以計算2次。從實際效果上，和改進制程，增加晶體管數(shù)量是一樣的。而且，由于傳輸通路縮短，能量損耗也會大幅減少，因此芯片整體功效也會大幅提升。

所以，華為的思路，是在在原本的“幾何縮微”，增加了“時間縮微”這一個維度。

問題就來了，把平面變成立體這么簡單的事，為什么別人就沒想到，沒有去做？因為魔鬼藏在細節(jié)里啊。芯片折疊這種事，肯定不像折一張紙那么簡單，工程上實施起來，肯定會有數(shù)不清的難題要攻克。就好像馬斯克那個把火箭發(fā)動機并聯(lián)起來的思路，蘇聯(lián)也想過做過，只是實施起來難題太多，沒有攻克而已。

華為現(xiàn)在選擇把它發(fā)布出來，當然不是隨隨便便，肯定是在工程實施上已經(jīng)做過大量嘗試和累積，已經(jīng)打通關，甚至相關的專利都已經(jīng)申請到手了。這一次要輪到別人來摸著我們的石頭過河了。

那他們不做，不跟進不行嗎？應該是不可以。折疊之后的芯片，7納米制程可以做到和3納米效果相近。華為甚至預計，到2031年，即使我們的制程工藝原地踏步，也可以依靠折疊，做到相當于1.4納米的水平。

也就是說，到2031年，中國大陸的先進芯片，就有可能會追近全世界最先進的水平。如果在這過程中，我們自己做出EUV來，制程工藝也同步推進，那可能就會彎道超車，變成領跑者了。那種情況下，先進芯片的代工，就不會有臺積電什么事了。

所以，芯片折疊這個新的方向，其他競爭者是必須跟進的。這很可能是中國芯片設計行業(yè)從追趕到反超的一個關鍵節(jié)點。另一個節(jié)點，會是EUV，現(xiàn)在仍然靜默，但也不太遠了。這一次創(chuàng)新，很可能確實是定義了全世界芯片未來發(fā)展的方向。

把話說得更大一點，我們會陸續(xù)見證，全產(chǎn)業(yè)鏈里大多數(shù)先進領域，被中國一點一點攻克。當你的規(guī)模和基礎的累積達到這樣的程度，所有一切都只是水到渠成，想攔也攔不住。