何庭波在演講中發表了指導半導體產業發展的新原則——韜(τ)定律

文/識局智庫研究組

昨天（5月25日），在IEEE國際電路系統研討會（ISCAS 2026）的講臺上，華為公司董事、半導體業務部總裁何庭波發表了一場題為“半導體新路徑探索與實踐”的主旨演講。

她沒有發布某款新芯片，也沒有公布某個工藝參數的刷新記錄，而是拋出了一個名字——韜（τ）定律。

這條以“時間縮微”替代“幾何縮微”的新原則，向全球半導體產業的版圖扔下了一顆重磅“炸彈”。

消息傳出后，A股半導體板塊全線爆發，存儲芯片多股漲停。

資本市場的劇烈反應說明，嗅覺最靈敏的那群人已經意識到：這件事不簡單。

但比起股價漲跌，真正值得追問的是：華為的韜定律，到底意味著什么？

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韜定律絕不僅僅是一項技術發明，也不是華為在絕境中的又一次“自救”。要讀懂它的分量，得先從那套統治了半導體產業六十年的“鐵律”——摩爾定律說起。

摩爾定律的核心敘事簡潔有力：每18到24個月，晶體管密度翻一番，性能提升，成本下降。這條鐵律驅動了全球科技產業半個多世紀的狂飆，也塑造了所有人對“進步”的底層信仰。

但信仰正在崩塌。

何庭波在同日發表于中國科學院科技論文預發布平臺的萬字論文中，算了一筆殘酷的賬：進入7納米節點之后，單純依賴尺寸微縮的收益已經趨于平緩。光刻設備逼近物理極限，EUV折舊主導了晶圓成本，2納米節點的芯片設計預算已超過單顆十億美元。更致命的是，最先進節點上的每晶體管成本不再下降，在某些情況下甚至開始上升。

這意味著，摩爾定律的經濟根基正在瓦解。你花天價砸出一條3納米產線，造出來的芯片卻未必比上一代更便宜。這不是技術退步，而是物理極限與經濟規律的雙重絞殺。

而對于華為和中國半導體產業來說，這道絞索還疊加了另一重窒息：最先進的光刻設備獲取渠道受限。當臺積電已經在量產2納米、計劃推進到1.4納米級工藝時，按照傳統路徑，這是一場不可能贏的戰爭。

但何庭波和她的團隊做了一個釜底抽薪的決定：不跟你在“誰更精細”的賽道上飆車了，我們直接換一條賽道。

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韜定律的核心主張，用一句話就能說透：以“時間縮微”替代“幾何縮微”。

τ（tau）是物理學中的時間常數，代表系統響應和信號傳播的“基礎耗時”。過去六十年，整個半導體產業死磕的是空間——如何把晶體管越做越小，如何在指甲蓋大的硅片上塞進更多零件。韜定律把死磕的對象換成了時間——如何讓信號跑得更快，如何讓系統響應更及時。

這不是文字游戲，而是底層范式的切換。

何庭波在論文中提出了一個振聾發聵的洞察：摩爾定律的本質，從來就不是幾何尺寸。更小的晶體管之所以提升性能，是因為它們切換更快；更密集的互連之所以提升性能，是因為信號傳播距離更短；更高的集成度之所以提升性能，是因為數據跨越的邊界更少。每一代技術帶來的本質，其實都是時間的壓縮。空間微縮只是壓縮時間的工具。

既然目的是壓縮時間，為什么非要死磕空間？既然修窄馬路會遇到物理極限，為什么不重新設計交通系統，讓車跑得更快、更順？

這就是韜定律的哲學起點。它把“時間常數τ”作為貫穿器件、電路、芯片、系統四個層級的統一優化目標，讓工藝工程師、電路設計師、架構師和軟件團隊第一次可以用“同一種語言”對話——不是納米，不是頻率，而是皮秒到秒級的τ。

所以，韜定律的第一層意味在于：它戳破了“唯制程論”的迷思，證明半導體產業的演進不止一條路。

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如果說韜定律是戰略，那么“邏輯折疊（LogicFolding）”就是戰術層面的核武器，也是這條新原則最直接的驗證。

傳統芯片設計像一張畫滿迷宮的A4紙：信號要從紙的最左邊跑到最右邊，必須跨越漫長的物理距離，穿過層層疊疊的金屬布線。線路越長，電阻和電容的寄生負載越大，信號延遲越嚴重，功耗越高。

邏輯折疊的思路極其大膽：把這張紙折疊起來。

通過超細間距混合鍵合技術，將數字電路、模擬電路和存儲電路分配到垂直堆疊的有源層中。關鍵路徑上的邏輯門不再被禁錮在二維平面，而是跨越晶圓邊界分布，就像晶圓邊界變成了額外的一層金屬層。

效果是驚人的：在即將于今年秋季面世的麒麟2026上，邏輯折疊在固定器件節點下實現了55%的晶體管密度躍升，41%的功耗能效提升，CPU性能核心頻率恢復到3.1GHz。布線長度減少約30%，時鐘偏斜降低25%，SRAM工作頻率提升超過40%。

注意關鍵詞：固定器件節點。這些收益不是通過更先進的光刻機獲得的，而是通過在三維空間中對邏輯分布進行拓撲重組實現的。

何庭波透露，這還只是“刻意保守”的實現——混合鍵合間距達到1.5μm，折疊僅選擇性應用于關鍵路徑。即便如此，性能提升已經顯著。

未來十年，邏輯折疊將從局部關鍵路徑發展為全規模、多層折疊，晶體管密度預計提升至400MTr/mm2及以上。

這正是韜定律的第二層意味：在被EUV光刻機封鎖的絕境中，華為已經用六年時間量產了381款芯片，證明"換道超車"不是口號，而是正在發生的現實。

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韜定律的真正厲害之處，不在于某一項技術的炫目，而在于它構建了一個貫穿全棧的協同優化體系。

在器件層面，通過優化晶體管和互連的電阻及寄生電容，從物理底層壓縮時間常數τ；在電路層面，通過邏輯折疊突破平面布局的物理邊界；在芯片層面，通過"軟件、架構、芯片"的全棧軟硬芯協同設計，基于實際工作負載實現指令流和數據流的細粒度控制；在系統層面，定義靈衢總線（Unified Bus），重構計算系統互聯協議，實現超節點的統一內存編址和原生內存語義，將端到端遠程訪問延遲從傳統TCP/IP協議棧的數十微秒壓縮至約100納秒。

這是一個從皮秒到秒級、橫跨十二個數量級的統一戰場。過去，工藝技術人員、電路設計師、架構師和軟件團隊各自為戰，時序只是優化的"殘差"?，F在，所有人圍繞同一個τ作戰，任何單層的改進必須傳導至系統τ才算有效。

這種“系統戰爭”的思維，恰恰是華為最熟悉的戰場。從通信基站到智能手機，從鴻蒙操作系統到昇騰AI芯片，華為從來就不是一家“單點技術”公司，而是一家系統工程公司。當它在芯片領域遭遇制程封鎖時，它本能地祭出了最擅長的武器：用系統拓撲的優化，彌補單點工藝的差距。

所以，韜定律的第三層意味在于：它重新定義了半導體產業的競爭維度，從工藝競賽轉向了系統競賽。未來產業的權力中心，將從晶圓廠向設計、架構、封裝和系統互聯遷移。

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資本市場在消息傳出當天的劇烈反應，不是盲目跟風，而是對產業邏輯重構的提前定價。

長期以來，中國半導體產業陷入一種深深的“制程焦慮”：沒有EUV光刻機，就造不出高端芯片；造不出高端芯片，就永遠被卡脖子。這種焦慮導致了一種路徑依賴——所有人都在盯著ASML的光刻機，仿佛那是唯一的圣杯。

韜定律用六年381款芯片的量產實踐證明：在成熟制程上，通過架構創新和系統優化，完全可以實現先進制程的等效性能。到2031年等效1.4納米制程密度，這不是實驗室幻想，而是已經驗證的路線圖。

這意味著，國產半導體產業無需被動等待3納米或2納米等尖端節點，現有成熟工藝產線即可支撐高端AI芯片和移動SoC的制造。中芯國際等國內廠商的產能價值將被重估，先進封裝和3D集成的戰略權重將躍升至與光刻同等的高度。

光通信、液冷散熱、國產EDA、Chiplet標準——這些過去被視為配套的領域，將成為新的戰略制高點。

何庭波在論文中明確呼吁：面向τ的原生工具鏈，需要具備開放性、多物理場能力和三維原生能力，這是未來十年最重要的賦能投資。

這是韜定律的第四層意味：它為國產半導體產業鏈打開了“非對稱作戰”的戰略空間，也讓整個產業鏈的價值分布面臨重新洗牌。

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當然，任何理性的分析都必須直面質疑。

韜定律本質上是一種工程方法論的創新，而非像摩爾定律那樣的物理定律。它更像是在制程受限條件下的最優解，而非放之四海而皆準的新范式。

對于臺積電、三星、英特爾這些仍掌握EUV光刻機的巨頭來說，幾何縮微的賽道并未完全關閉，它們完全可能雙軌并行。

邏輯折疊對先進封裝、混合鍵合、TSV等技術的依賴極高，而這些領域的供應鏈仍有不少環節掌握在日美歐企業手中。韜定律能否真正實現產業鏈的系統性自主，還有待觀察。

更根本的挑戰在于能源。τ是時間定律，不是焦耳定律。你可以讓芯片跑得更快，但如果功耗同步飆升，散熱與供電將成為新的瓶頸。何庭波在論文中也坦承，τ縮微需要一個“能源層面的伴侶原則”，包括背面供電、存內計算、光互連等配套技術。

這些都不是韜定律能獨自解決的問題。何庭波發布論文的姿態——既是一份來自前線的報告，也是一份邀請——恰恰說明，這條路需要全球產業界的協作。

07

七年前，當華為被列入實體清單，海思麒麟芯片遭遇“絕唱”，何庭波在一封內部信中寫道：所有我們曾經打造的備胎，一夜之間全部轉正。

那時候，華為的芯片戰略被外界稱為“南泥灣計劃”——在封鎖中自力更生，在絕境中開荒種地。

七年后的今天，當何庭波站在ISCAS 2026的講臺上，她帶來的不再是“備胎轉正”的悲壯，而是定規則的從容。

381款芯片的量產記錄、麒麟2026的即將面世、2031年等效1.4納米的路線圖，這些都是“南泥灣”里長出的莊稼。而韜定律，是華為在莊稼地里總結出的農學理論。

所以，回到文章開頭那個問題——華為的韜（τ）定律，到底意味著什么？

它意味著，在被物理極限和地緣政治雙重擠壓的傳統路徑上，中國半導體產業第一次證明：架構創新和系統思維可以開辟新的邊疆。

它意味著，我們不再只是“市場、買家、跟隨者”，而是有資格在全球半導體領域提出自己的范式主張。

它意味著，摩爾定律的黃昏已經降臨，但照亮前路的光，不再只從西方射來。

何庭波給這個定律取名“韜”，取“韜光養晦、厚積薄發”之意。這個命名本身，就是一部中國半導體產業奮戰的濃縮史：前二十年的隱忍跟隨，后七年的絕地反擊，到今天終于有資格向世界說——規則，可以重新定。

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