河南
快科技5月29日消息，日前在 IEEE 2026 國際電路系統研討會（ISCAS 2026）上，華為半導體總裁何庭波正式發布韜 (τ) 定律，為全球半導體及電子產業發展提出全新演進思路。
據她介紹，韜 (τ) 定律核心是用時間 (τ) 縮微取代傳統的幾何縮微，成為半導體與電子系統迭代的新指導方向。依托邏輯折疊等創新技術，這項理論能夠持續壓縮信號傳輸時延、提升晶體管密度，支撐產業長期發展。
其中，利用芯片堆疊技術繞開先進制程瓶頸的思路，更是在市場上引發廣泛熱議。
據悉，邏輯折疊（ LogicFolding）是華為韜定律的一項核心技術，它將原本平鋪在二維平面上的電路，通過三維立體折疊和垂直互連"堆疊"起來，使關鍵路徑走線長度縮短50%-80%，大幅降低了信號傳播的RC負載。
根據官方實測顯示，相比麒麟9030 pro，麒麟2026的晶體管密度大幅提升了53.5%，達到了的238MTr/平方毫米，這意味著每平方毫米的芯片面積上，可以集成2.38億個晶體管，理論上與Intel 18A工藝持平，接近初代臺積電3nm。
針對華為這套全新技術方向，英偉達CEO黃仁勛于5月28日表態稱，"這對華為來說是突破，但對臺積電并不是威脅"，他認為臺積電和臺灣發展3D封裝與芯片堆疊技術領先長達10年。
特別聲明：以上內容(如有圖片或視頻亦包括在內)為自媒體平臺“網易號”用戶上傳并發布，本平臺僅提供信息存儲服務。
Notice: The content above (including the pictures and videos if any) is uploaded and posted by a user of NetEase Hao, which is a social media platform and only provides information storage services.
