導讀：

5月25日，在上海2026國際電路與系統研討會（ISCAS）上，華為正式發布了一套全新的半導體理論——韜 (τ) 定律。這也是中國企業第一次，在全球半導體領域，拿出一套完整的、可指導行業發展的底層新規則。

韜 (τ) 定律的公式, 其中，τ_transistor、τ_circuit、τ_chip和τ_system分別表示晶體管層、電路層、芯片層和系統層的時間常數｜來源[1]

簡單理解，韜定律說，應當把時間本身（而不是幾何尺寸大?。┳鳛橹饕笜?。τ是一個特征時間常數，受多個因素影響，我們應該通過改變多種因素來縮小τ。幾何微縮，也只是縮減τ的多種技術之一。

壹

換道超車

過去半個多世紀，全球芯片發展都在跟著摩爾定律走：集成電路上的晶體管數量大約每18至24個月翻一番，芯片性能跟著漲，成本跟著降。這好比在一片土地上，修建起各具功能的房子，修得越多，功能就越多。修不下了，就把房子的比例做得小一點、再小一點、更小一點……

但這極致的“小”，背后藏著兩道繞不過去的坎。

一方面是物理極限，當晶體管縮小到只有幾十個原子的寬度，電子會不受控制地“穿墻漏電”，導致能效比急劇惡化。再往下縮，物理上已經不現實了。

另一方面是天價成本，芯片是用光刻機制造的，制造好的光刻機本身也是難事。芯片上晶體管尺寸的每一次縮小，對光刻、材料、設備的要求都呈指數級飆升。一條3nm芯片生產線的投資超1400億人民幣，全球只有兩三家企業玩得起。結果就是：制程越先進，能生產的廠商越少，單個晶體管的成本反而越來越高——這似乎違背了摩爾定律“更小更便宜”的規律。

圖片來源：intel官網

簡單來說，芯片已經“縮無可縮”，單純靠縮小尺寸的升級方式，快走到頭了。就在全行業陷入瓶頸、無計可施的時候，華為的韜定律給出了一個新的思路：既然平面上擠不出空間、縮不出性能，那就不卷平面尺寸，改卷立體堆疊。這就是韜定律的核心巧思：放棄極致的“空間縮微”，轉向高效的“時間縮微”。

傳統芯片普遍是純平面布局，所有電路平鋪在同一層面，線路又繞又長，電子傳輸延遲高、損耗大。而華為這次的邏輯折疊技術，直接把平鋪的芯片電路“疊了起來”。

這樣，原本相隔很遠的功能模塊，通過三維折疊直接貼在一起，電子傳輸的路徑大幅縮短，信號延遲、功耗隨之大幅降低。就好比曾經需要東市買駿馬、西市買鞍韉，堆疊以后，東市電梯上二樓就可以直接買到剩下的轡頭和長鞭，省卻大量時間。

不用追求更先進的光刻工藝、不用把晶體管做到極致微小，韜定律巧妙地憑借架構和設計創新，用自己擅長的方式實現性能飛躍。

這還不是簡單的“把兩層芯片直接摞在一起”那種封裝技巧。華為做的，是在設計圖紙階段就按照兩層甚至多層的目標，把樓梯、管線全部重新設計，根據更加高效的“動線”，合理分配水平和垂直方向的布局，讓它們真正變成一個完整的復式大平層。這樣一來，線路設計確實要費更大的功夫，但“家具”就不再需要做得那么迷你。

貳

從理論走向應用

根據華為披露的信息，在提出這套新理論之前，華為其實已經默默用它“練手”了整整六年。過去六年里，華為基于韜定律路徑成功設計并量產了 381款芯片，從手機到基站，從車載到AI加速器，這三百多款芯片已經在各種真實場景里跑通了，證明這條路不光紙上說得通，工程上也做得成。

而且，即將于 2026年秋季 面世的新一代麒麟芯片，就將首次完整采用這樣的“邏輯折疊”技術。華為官方實測數據顯示，在不升級光刻工藝的前提下，這顆芯片的晶體管密度從155MTr/mm2躍升至238MTr/mm2，單代際提升幅度達55%；同時SoC性能核心能效提升41%，最高主頻漲幅近13%，布線長度縮減約30%。

圖片來源：華為

到時候，市場將會親自驗證：韜定律是否真的無需依賴更先進的制程節點，僅靠三維空間重構就能實現跨越式性能增長。畢竟，把兩層發熱大戶貼在一起，散熱就成了頭號難題。華為的實測數據是在特定條件下跑出來的，能不能在手機這種密閉空間里持續滿血輸出，還得看量產后的真機表現。

更刺激的是，華為還給自己定了個目標：到2031年，基于韜定律的芯片，晶體管密度能做到等效1.4nm的水平。要知道，當前最先進的量產芯片制程也才2nm。

但你可能會說，業界目前普遍預測臺積電、三星和英特爾這樣的芯片巨頭，將在2027-2028年就可以量產1.4nm的芯片，華為等到2031年才拿出一個“等效”的版本，那不就從一開始就注定落后人家三四年嗎？

臺積電芯片的潛在技術路線圖｜9to5mac

質疑很真實，但在算力需求持續增長的今天，問題的關鍵其實不在于“誰先跑到1.4nm”，而在于兩條路徑的天花板分別在哪里。

要知道，1.4nm之后還有1nm、0.7nm，對于光刻機來說，每一步都像在針尖上跳舞。而韜定律下的堆疊，今天能疊3層，明天是不是就有機會疊10層、100層。

摩爾定律壓縮尺寸的盡頭就在眼前，而堆疊的路才剛剛開始。

參考資料

[1] 何庭波. A Time Scaling Theory for Multi-Layer Electronic Systems [J]. SCIENCE CHINA Information Sciences, 預發表.

[2] 華為技術有限公司. 華為發表韜(τ)定律，實現晶體管密度與系統性能突破 [官方新聞稿]. 2026年5月25日.（文中關于定律發布、381款芯片量產數據、麒麟芯片性能提升數據、2031年等效1.4nm目標等信息來源）

[3] 人民日報. 華為正式發表半導體領域新定律 [N]. 2026年5月25日.

[4] 21世紀經濟報道. 華為“韜(τ)定律”來了，劍指1.4納米芯片 [N]. 2026年5月25日.

[5] 上海證券報. “韜（τ）定律”有何影響？行業獨家解讀 [N/OL]. 2026年5月25日.

[5] ASML Holding N.V. *High-NA EUV Lithography System (EXE:5000) Product Roadmap and Delivery Schedule* [Investor Presentation]. 2024-2025.（關于1.4nm量產時間窗、High-NA EUV光刻機交付時間的行業共識依據）

[6] TechInsights. Logic Forecast: 1.4nm node risk production and volume ramp timeline [R]. 2024.

[7] Moore, G. E. Cramming more components onto integrated circuits [J]. Electronics, 1965, 38(8): 114-117.

文章來源：公眾號“果殼”

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