來源:市場資訊
(來源:魚記財經)
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一、摩爾定律是怎么“過時”的?
摩爾定律的原始邏輯非常簡單:
把晶體管越做越小 → 一塊晶圓上能塞更多管子 → 算力更強、功耗更低
過去幾十年,半導體行業就是靠這條路一路升級:
28nm → 14nm → 7nm → 5nm → 3nm → 2nm
但到今天,這條路徹底走到物理天花板,有三個繞不開的死結:
1. 原子已經不夠拆了
3nm制程,大概也就十幾個硅原子的寬度,再縮小,電子會直接跳出晶體管亂跑,芯片直接失靈,這是物理學硬限制,人類暫時突破不了。
2. 成本貴到離譜
3nm一條生產線投入上千億,流片一次就要十幾億,除了極少數大廠,全球99%企業根本用不起。
3. 收益越來越低
越先進的制程,漏電越嚴重,發熱越大,提升的性能越來越有限,投入產出嚴重失衡。
簡單總結:摩爾定律已經進入“死亡緩行”,全球半導體行業都在找替代路線,華為這次直接給出了一套完整的底層定律。
二、韜(τ)定律到底是什么?
τ 是希臘字母,代表時間常數,所以也叫時間縮放定律。
放棄靠縮小晶體管物理尺寸來提升性能,轉而靠壓縮信號傳輸時間,通過四層技術協同,持續提升芯片算力。
一句話大白話:
以前拼管子大小,現在拼信號跑多快。
我們可以用一個很形象的比喻:
把芯片比作一座城市,晶體管是居民,算力是城市運轉效率。
? 摩爾定律:把居民房子越建越小,塞更多人
? 韜定律:不縮小房子,重新規劃城市道路,拉直主干道,取消繞路,讓所有人辦事更快
三、四層技術拆解,每一層都講透
韜定律是一套完整體系,分為器件、電路、芯片、系統四層,環環相扣,缺一不可。
第一層:器件層(晶體管本身)
傳統設計只盯著尺寸,現在華為重點優化兩個參數:電阻、寄生電容。
? 電阻越小,電流流過阻力越小
? 寄生電容越小,充放電速度越快
以前只在乎房子大小,現在把路面修平、拓寬,車輛通過不減速。
這一層是底層基礎,讓單個晶體管本身反應更快。
第二層:電路層(邏輯折疊,核心黑科技)
這是韜定律最關鍵、最顛覆性的技術,也是普通人最難理解的地方。
傳統芯片是平面二維平鋪設計,所有電路攤在一個平面上,信號從A跑到B,要走很長的繞線,大量時間浪費在走線上。
把平面電路,像折紙一樣,向內折疊、立體排布,原本很長的走線直接縮短90%。
舉個例子:
一張A4紙,左上角連右下角,要走對角線很長;
把紙對折,兩個點直接貼在一起,距離幾乎為零。
線路越短,信號跑的時間就越少,延遲大幅降低,同時同樣面積能塞更多晶體管。
不用縮小管子,靠重新排列,直接提升密度。
這也是為什么成熟制程,也能跑出先進制程的性能。
第三層:芯片層(軟硬協同架構)
傳統CPU、GPU、基帶芯片各自獨立設計,數據來回傳輸,大量時間浪費在調度上。
韜定律要求:統一架構設計,硬件電路和底層算法一起優化。
一個公司,以前部門各自為政,溝通效率極低;
現在統一調度,流程打通,整體效率翻倍。
第四層:系統層(整機協同)
芯片不再單獨優化,而是和主板、內存、總線、通信協議整體重構,減少數據來回搬運的損耗。
不僅優化城市內部道路,還要優化高速路網,讓城市和外界溝通更順暢。
四、為什么這套定律能顛覆行業?
1. 徹底擺脫先進制程綁架
這是最重大的意義。
不用死磕3nm、2nm,依靠7nm、5nm成熟制程,通過韜定律體系優化,
到2031年,晶體管密度等效對標1.4nm傳統制程。
全球絕大多數國家、企業都能做,半導體不再被少數廠商壟斷。
2. 成本斷崖式下降
成熟制程產線成熟、良率高、價格低,芯片成本大幅下降,手機、服務器、汽車芯片都會受益。
3. 功耗更低、發熱更小
信號走線短、傳輸快,能量損耗更少,手機續航更長,服務器散熱壓力大幅降低。
五、實際落地情況,不是紙上談兵
很多人以為這只是理論,實際上華為已經落地多年:
1. 過去6年,基于韜定律設計量產了381款芯片
包括基站芯片、服務器芯片、物聯網芯片,早已大規模商用。
2. 今年秋季新一代麒麟手機芯片,將完整搭載邏輯折疊技術
這是手機端第一次全面落地,性能會迎來質的飛躍。
3. 長期目標:2031年成熟制程等效1.4nm
給整個行業劃定了清晰的技術路線。
六、摩爾定律 vs 韜定律,終極對比
1. 摩爾定律
核心:縮小晶體管尺寸
瓶頸:物理極限、成本極高
路線:單一制程內卷
適合:過去幾十年
2. 韜(τ)定律
核心:縮短信號傳輸時間
瓶頸:暫無物理天花板
路線:器件+電路+架構+系統四層協同
適合:未來幾十年,全球半導體通用路線
七、最后總結一句
摩爾定律:靠把零件做小取勝,現在已經走不通。
華為韜定律:靠優化布局、縮短距離、協同效率取勝,是未來幾十年全球半導體的新方向。
這也是中國第一次,在半導體底層理論上,引領全球產業。
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