過去半個多世紀，全球半導體產業始終遵循著一個核心規律——摩爾定律。

1965年，英特爾聯合創始人戈登·摩爾提出，芯片上的晶體管數量大約每兩年翻一倍。其背后的本質，是通過不斷縮小晶體管尺寸，在同樣面積內集成更多晶體管，從而推動芯片性能提升、成本下降。

過去幾十年間，從90nm（納米）、28nm一路演進到如今的3nm、2nm，半導體產業基本沿著“幾何縮微”的路線持續發展。但隨著先進制程不斷逼近物理極限，這一路徑正面臨越來越嚴峻的挑戰。

一方面，晶體管尺寸逼近物理極限；另一方面，先進制程的研發與制造成本急劇攀升，如今建設一條先進的晶圓制造產線需要幾百億美元投資。也就是說，晶體管“幾何縮微”正在失去經濟意義。

如何跨越傳統工藝路徑的局限，探索出一條全新的可持續演進路線，以滿足當下呈指數級攀升的計算性能需求，已成為全球半導體行業亟待攻克的共同難題。

5月25日，在電氣電子工程師學會（IEEE）舉辦的“國際電路系統研討會ISCAS 2026”上，華為董事、半導體業務部總裁何庭波發表“韜（τ）定律”。這也是中國在全球半導體領域首次提出指導產業發展的新原則。

華為董事、半導體業務部總裁何庭波 圖片來源：華為官網

“韜(τ)定律”是什么？

τ在物理學中代表時間常數，可以理解為一個系統響應和傳播信號所需的“基礎耗時”。華為的韜（τ）定律，核心是用“時間縮微”替代“幾何縮微”——不再只盯著把晶體管做得更小，而是通過邏輯折疊等創新技術，持續壓縮信號傳播時延，提升系統整體效率。

而實現這一目標的關鍵技術，叫做“邏輯折疊”。傳統芯片設計中，邏輯單元和功能模塊通常基于二維平面布局。在簡單電路中，信號路徑較短，延遲可控，但隨著芯片規模擴大、集成度不斷提高，關鍵信號的傳輸路徑變得越來越繞、越來越長，信號在傳輸過程中產生更高的延遲、功耗。

邏輯折疊的思路，是把原本平面的電路布局“折疊”起來，讓那些原本隔得很遠的關鍵模塊在物理距離上變得更近，從而大幅縮短信號要走的路。

據何庭波介紹，韜（τ）定律已構建貫穿器件、電路、芯片到系統層面的多層級協同優化體系。比如，在電路層面，通過邏輯折疊技術突破傳統平面布局的物理邊界，縮短關鍵路徑的走線長度并有效降低信號傳播的電阻和電容負載，實現晶體管密度和電路性能大幅提升；在芯片層面，通過“軟件、架構、芯片”的全棧軟硬芯協同設計，基于實際工作負載實現指令流和數據流的細粒度控制，提高系統級并行度和效率，降低端到端執行時間。

對中國半導體而言，如果“韜（τ）定律”最終被證明具備可持續的工程價值，那么未來半導體產業對先進工藝節點的依賴程度可能有所下降。芯片公司可能不再一味追求“最先進的工藝”，而是轉向“成熟工藝+系統級創新”的綜合能力競爭。

2031年將達到1.4納米制程的同等水平

值得注意的是，“韜（τ）定律”并非停留在理論階段。據何庭波介紹，在過去6年的實踐中，基于“韜（τ）定律”，華為已成功設計和量產了381款芯片，覆蓋千行百業的需求。

在消費電子領域，最受關注的當屬麒麟芯片。“將于2026年秋季面世的‘麒麟芯片2026’是邏輯折疊技術的首次成功實施，它基于全新的自由邏輯設計理念，由單層擴展至雙層，并實現晶體管密度等指標的大幅提升。”何庭波說。

她還回顧了華為手機芯片的回歸之路——2020年后，與合作伙伴一起，華為付出了巨大努力使手機芯片重回市場。2025年推出麒麟9030Pro后，華為手機芯片進入性能“飽和區”。為此，華為基于以“時間縮微”替代“幾何縮微”的新定律，找到了新的路徑，使手機芯片性能實現階躍式提升。“諸如此類的大量創新，會逐步落地到2027年及之后的量產芯片中。”

展望未來，何庭波預計，到2031年，基于“韜(τ)定律”的高端芯片晶體管密度將達到1.4納米制程的同等水平。她在演講最后還強調：“我們新芯片的性能完全可以持續對標另外一條路徑。未來一定屬于開放合作。在半導體演進的路徑上，沒有一家企業可以獨自完成所有答案。在‘韜(τ)定律’的路徑下，我們期待與全球科學家、工程師和產業伙伴緊密合作，共同推動半導體與電子產業持續發展。”

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記者|王晶

編輯|段煉 董興生 向江林

校對|陳柯名

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