5月25日，在IEEE國際電路與系統研討會（ISCAS2026）上，華為公司董事、半導體業務部總裁何庭波博士發表了題為《半導體新路徑探索與實踐》的主旨演講，正式提出"韜(τ)定律"——這是中國企業首次在全球半導體領域提出指導產業發展的原創性原則。

一、何庭波，是如何成為“芯片女王”的？

這里很多人還不了解何庭波，我用一段話簡單介紹一下。

何庭波，1969年出生于湖南長沙，北京郵電大學半導體物理和通信工程雙學士、半導體器件與物理碩士，現任華為董事、半導體業務部總裁、科學家委員會主任。

1996年加入華為，從光通信芯片設計工程師起步，1998年獨自赴上海組建無線芯片團隊研發3G芯片，后在硅谷工作兩年積累國際經驗。

2004年起負責海思消費電子芯片業務，帶領團隊攻克技術難關，從K3V1到麒麟910實現與國際巨頭追平，推動麒麟芯片成為全球頂級移動芯片。

2019年美國制裁華為時，她以海思總裁身份發布“備胎轉正”內部信，帶領團隊扛起芯片自主大旗，成為“芯片女王”的標志性時刻。

2025年起統籌華為半導體全業務。

2026年5月25日在ISCAS 2026上發表“韜(τ)定律”，這是中國首次在全球半導體領域提出產業發展指導原則，基于該定律華為六年量產381款芯片，秋季將發布采用邏輯折疊技術的新麒麟芯片，為后摩爾時代提供中國路徑。

二、什么是摩爾定律？

半個多世紀以來，摩爾定律一直是半導體產業的"圣經"。

從戈登·摩爾1965年提出晶體管數量每年翻倍，到1975年修正為兩年，再到行業普遍認可的18個月迭代周期，這條定律驅動著芯片性能指數級增長，塑造了整個信息時代的發展軌跡。

然而近年來，物理極限與經濟效益的雙重枷鎖正讓這條黃金法則逐漸失效。

3納米以下制程成本飆升，量子隧穿效應導致漏電問題加劇，傳統"幾何縮微"路徑難以為繼，而AI時代對算力的需求卻仍在指數級攀升。

面對產業困境，華為給出了全新答案——"韜(τ)定律"以"時間縮微"替代"幾何縮微"，將半導體演進的核心目標從縮小晶體管尺寸轉向系統性降低時間常數τ（物理學中表示系統響應和信號傳播的基礎耗時）。

何庭波在演講中解釋，這一轉變就像交通系統的升級：摩爾定律是不斷拓寬車道，而韜定律則是通過修建立交橋和優化交通規則，讓車流在有限空間內跑得更快、更高效。

通過邏輯折疊等創新技術，持續壓縮信號傳播時延，在不必過度依賴更先進制程工藝的前提下，實現晶體管密度和系統性能的持續提升。

"邏輯折疊"是韜定律的核心技術支撐，其原理通俗來說就是把平面的電路布局"折疊"成立體結構。

傳統芯片設計中，邏輯單元平鋪在硅片表面，關鍵模塊間的信號走線繞來繞去，不僅增加延遲，還導致功耗上升。

邏輯折疊技術則像用復式房屋取代平房，通過垂直互連替代長距離水平走線，讓原本相隔遙遠的關鍵模塊在物理距離上大幅拉近，從而顯著縮短信號路徑，降低電阻和電容負載，實現晶體管密度與電路性能的雙重飛躍。

三、韜(τ)定律究竟是什么？

半個多世紀以來，全球半導體行業都遵循摩爾定律發展，核心做法就是不斷把芯片里的晶體管做小、排布得更密集。

但如今這種靠縮小尺寸的發展方式已經走到瓶頸，不僅物理層面難以突破，先進制程的研發和生產成本也高得離譜，整個行業都急需新的發展方向。

正是在這樣的背景下，華為正式提出韜（τ）定律，為后摩爾時代的芯片發展提供了全新思路。

韜定律最大的改變，就是徹底跳出了“越做越小”的傳統思維。

何庭波用一個形象的比喻解釋了兩個時代的不同邏輯：如果把芯片想象成一座城市，晶體管是居民，傳統摩爾定律的做法是“把房子越建越小，塞進更多人”；

而韜定律是“不縮小房子，而是重新規劃道路，拉直主干道、取消繞路，讓所有人辦事更快”。

換句話說，以前拼的是誰更小，現在拼的是誰更快。

因此，韜定律它不再追求幾何尺寸上的極致縮微，轉而主打“時間縮微”，核心目標就是降低芯片的時間常數。

用通俗的話來講，既然沒法一味把元件做小，那就換個賽道，想方設法縮短信號傳輸、數據運算的耗時，靠提升運行效率，來實現芯片性能的持續增長。邏輯折疊是韜定律最核心的落地技術。

傳統芯片的電路就像一片平鋪的平房，各個功能模塊分散擺放，連接的線路拉得很長，信號跑完全程自然會產生延遲。

而邏輯折疊相當于把平房改造成多層復式建筑，將不同電路模塊立體整合起來，大幅縮短走線距離，既能減少信號延遲、降低功耗，還能在有限空間里容納更多晶體管。

這套理論并非只優化單一環節，而是從底層元器件、電路布局，再到芯片設計、整機系統進行全鏈條協同升級。從調整基礎器件的參數，到重構電路結構，再到軟硬件深度配合、優化設備間的通信方式，每一層都圍繞“提速”發力。

目前相關技術早已落地，華為過去6年依托這套體系，已經成功設計并量產了381款芯片。

發布即量產。

何庭波透露，華為將于2026年秋季發布全新麒麟手機芯片，這款芯片將完整采用邏輯折疊技術，性能有望實現跨越式提升。

更長遠來看，華為預計到2031年，基于韜定律的高端芯片晶體管密度將達到1.4納米制程的同等水平，這意味著即使在先進制程受限的情況下，中國半導體產業仍能通過設計創新實現高端芯片的自主可控。

在演講結尾，何庭波強調：“未來一定屬于開放合作。在'韜定律'的路徑下，我們期待與全球科學家、工程師和產業伙伴緊密合作，共同推動半導體與電子產業持續發展。”

從摩爾定律到黃氏定律（英偉達CEO提出的AI芯片算力每十年提升1000倍），再到如今的韜定律，半導體產業正迎來新老定律競逐的變革期。

華為以規模化落地成果主動參與規則定義，不僅為自身開辟了新賽道，更為全球半導體行業提供了一條值得關注的中國路徑，為后摩爾時代的產業發展注入了新的活力與可能。