北京
5月25日，華為向全球半導體行業(yè)丟下一枚重磅炸彈，正式公布“韜定律”——中國企業(yè)首次在全球半導體領域提出指導產(chǎn)業(yè)發(fā)展的新原則。半個多世紀以來，我們第一次從跟隨者變成了定義者。
1965年，戈登?摩爾提出摩爾定律——集成電路上的晶體管數(shù)量每18個月翻一番，主導了全球半導體產(chǎn)業(yè)半個多世紀的發(fā)展。然而，當晶體管尺寸逼近原子級別，量子隧穿效應、漏電流和熱密度問題讓摩爾定律的“幾何縮微”之路走到了盡頭。更致命的是，3nm以下每代制程的投資呈指數(shù)級增長，臺積電3nm工廠耗資200億美元，2nm更是高達300億美元，燒錢換尺寸的游戲已經(jīng)玩不起了。
在這個關鍵的時間節(jié)點，華為給出了自己的答案，“韜定律”以“時間縮微”替代“幾何縮微”，實現(xiàn)底層邏輯的革命。如果說摩爾定律是“把晶體管做得更小”，那么“韜定律”就是“讓信號跑得更快”，“韜定律”以系統(tǒng)性降低時間常數(shù)（韜）為目標，通過邏輯折疊技術，華為將串行信號處理轉化為并行結構，大幅縮短關鍵路徑的走線長度，在不需要極致線寬的情況下，實現(xiàn)了晶體管密度和系統(tǒng)性能的雙重躍升。
最令人震撼的不是定律本身，而是華為已經(jīng)默默實踐了六年。華為半導體業(yè)務部負責人透露，基于韜定律，華為已經(jīng)成功設計并量產(chǎn)了381款芯片。這意味著，當外界還在為華為能否突破7nm、5nm制程爭論不休時，華為已經(jīng)悄悄開辟了一條全新的技術路線，并且用大規(guī)模產(chǎn)業(yè)化證明了它的可行性。
今年秋季即將面世的麒麟芯片，就將完整采用基于“韜定律”的邏輯折疊技術，大幅提升相關性能。更讓人振奮的是，華為預計到2031年，基于韜定律的高端芯片晶體管密度將達到1.4nm制程的同等水平。這意味著，我們不用再在EUV光刻機這條被外國半導體企業(yè)壟斷的賽道上苦苦追趕，而是可以通過架構創(chuàng)新實現(xiàn)換道超車。
更重要的是，“韜定律”的意義遠不止于華為一家企業(yè)，它為整個中國半導體產(chǎn)業(yè)指明了方向，要擺脫“制程焦慮”，轉向追求“架構紅利”。過去，我們總在糾結“我們芯片制程差國外幾代”，現(xiàn)在我們可以驕傲地說“我們走了一條不同的路”。這條路上沒有別人留下的腳印，但也沒有別人設置的路障。
當然，我們必須清醒地認識到，提出一個定律只是第一步。真正的挑戰(zhàn)在于如何構建一個基于“韜定律”的完整產(chǎn)業(yè)生態(tài)，如何吸引全球科學家和工程師共同參與這個偉大的事業(yè)。
華為“韜定律”的橫空出世，不僅僅是一個技術突破，更是一種精神的勝利。從被斷供時的至暗時刻，到站在世界舞臺上定義行業(yè)未來，華為用六年時間證明了一件事，封鎖打不倒中國科技，只會讓我們變得更強大，中國半導體迎來了黎明時刻。
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