湖北
C114訊 5月26日消息（舒允文）摩爾定律瀕臨失效已是一個不爭的事實，就在半導體行業為突破1納米物理與經濟極限而焦頭爛額之際，華為提出了一條新路徑。
在昨日舉行的2026國際電路與系統研討會（上海）上，華為公司董事、半導體業務部總裁何庭波正式發布“韜（τ）定律”，提出以“時間縮微”替代“幾何縮微”，通過邏輯折疊等技術壓縮信號傳播時延，系統性降低時間常數（τ），從而提升晶體管密度與整體系統性能。這是中國在全球半導體領域首次提出指導產業發展的新原則。
該路徑已支撐華為過去六年量產381款芯片，今年秋季，華為將發布的全新麒麟手機芯片，將完整采用邏輯折疊技術。據預測，到2031年，基于“韜定律”的高端芯片晶體管密度可達到等效1.4納米制程水平。
隨后，華為發布了一篇署名為何庭波的論文，對“韜（τ）定律”及其中所蘊含的一系列顛覆性技術進行了深度解讀。
論文作者簡介：
何庭波領導華為半導體業務。她領導的團隊在2020年至2026年間設計并量產了381款芯片，涵蓋移動、人工智能、汽車和基礎設施市場，并且是τ縮放方法以及本文中提到的LogicFolding、UnifiedBus和Hi-ONE技術的源頭。
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