全球熱議，讓華為的子彈再飛一會。

撰文|藍(lán)洞商業(yè) 趙衛(wèi)衛(wèi)

「事實(shí)證明，告訴一家公司他們不能使用你的技術(shù)，是促使他們自己開發(fā)技術(shù)的絕佳方法。」這是海外技術(shù)論壇關(guān)于華為討論中點(diǎn)贊很高的一條評論。

在國際電路系統(tǒng)研討會ISCAS上，華為拋出韜（τ）定律，核心信息是2031年，基于這個(gè)定律的高端芯片晶體管密度將達(dá)到1.4納米制程的同等水平，而此前臺積電也公布過，1.4納米芯片將在2028年量產(chǎn)。

與韜定律對位的，是此前半導(dǎo)體行業(yè)更為熟悉的摩爾定律。摩爾定律意味著，半導(dǎo)體上的晶體管數(shù)量每兩年就會翻一倍，所以芯片在有限的空間中越做越小。

而華為的韜定律，核心是提出邏輯折疊（Logic Folding）的關(guān)鍵架構(gòu)，意味著更強(qiáng)調(diào)時(shí)間而不是空間，打破芯片按模塊劃分的空間布局，改為按通信時(shí)延立體布局，通過封裝、互連、架構(gòu)優(yōu)化，降低傳輸延遲、提升運(yùn)行效率。

受此消息提振，A股國產(chǎn)半導(dǎo)體行業(yè)在5月25日全線爆發(fā)，而26日轉(zhuǎn)為高位震蕩，先進(jìn)封裝測試等細(xì)分行業(yè)仍有活躍。

而海外市場反饋主要分為三類：第一類持樂觀態(tài)度，認(rèn)為這是一條兼具可行性與經(jīng)濟(jì)性的高端芯片制造新路徑；一類是保持審慎，要等9月份麒麟芯片的測試結(jié)果；第三類則持質(zhì)疑態(tài)度，認(rèn)為其制造所涉及的工藝、良率、功耗、散熱、器件性能等一系列難題仍未攻克。

長期看更重要的是，這是一場將跨越十年周期的技術(shù)前瞻，今年9月面世的麒麟芯片，將成為韜定律首個(gè)可落地驗(yàn)證的節(jié)點(diǎn)，而隨著三維邏輯折疊落地和產(chǎn)業(yè)協(xié)作帶動(dòng)，華為韜定律將延伸到整個(gè)系統(tǒng)層級，到2035年，AI硬件集成度有望較當(dāng)前提升百倍以上。

華為的技術(shù)前瞻能落地成為產(chǎn)業(yè)共識嗎？這不是一個(gè)產(chǎn)品就能定論，而是多代芯片的數(shù)據(jù)才能真正驗(yàn)證的結(jié)果，子彈還要再飛一會。

摩爾盡頭，是另辟蹊徑

在海外社交媒體X上，華為官方發(fā)布的韜縮放定律的置頂視頻，累計(jì)播放量達(dá)1676萬，總瀏覽量超5488萬，華為的這份技術(shù)文件引發(fā)的關(guān)注度，已遠(yuǎn)超多數(shù)西方頂級芯片公司的常規(guī)發(fā)布。

韜定律的核心，是一次測量維度的遷移。

摩爾定律的基本單位是空間，晶體管密度，芯片越做越小，每兩年翻倍。華為現(xiàn)在提出的替代指標(biāo)是時(shí)間：在同樣制程條件下，數(shù)據(jù)與計(jì)算在整個(gè)系統(tǒng)中的傳輸延遲能否更低、效率能否更高。

論文著重介紹了兩項(xiàng)技術(shù)方向。其一是Logic Folding（邏輯折疊），將原本平鋪在單一平面的電路結(jié)構(gòu)改為多層垂直堆疊，物理上縮短信號傳輸路徑，從而降低延遲、改善能效。

Logic Folding芯片設(shè)計(jì)從器件級、電路級、芯片級和系統(tǒng)級四個(gè)維度提升性能，據(jù)華為披露，麒麟2026芯片在固定制程下應(yīng)用該技術(shù)后，晶體管密度、能效與頻率均實(shí)現(xiàn)了可量化的提升。

其二是面向AI數(shù)據(jù)中心的系統(tǒng)級優(yōu)化。華為在論文中明確指出，大規(guī)模AI集群的瓶頸并非單純的算力不足，而在于數(shù)據(jù)傳輸?shù)母哐舆t、高能耗與高成本。

對此，華為提出了統(tǒng)一總線、Hi-ONE光互連、3D折疊等方案，目標(biāo)是讓大量異構(gòu)芯片作為一個(gè)整體協(xié)同工作，而非彼此割裂的算力孤島。

華為這套理論提煉為一套跨越五個(gè)層級的優(yōu)化方法：從單個(gè)晶體管、電路模塊、芯片本體、封裝系統(tǒng)，直至數(shù)據(jù)中心整體架構(gòu)。這一框架的意義在于，該框架不再追求單點(diǎn)技術(shù)突破，而是將全鏈路綜合性能確立為全新競爭維度。

如果韜定律所定義的競爭坐標(biāo)被更廣泛接受，那么未來芯片領(lǐng)域的比拼，將不再只是臺積電、三星、英特爾之間誰先量產(chǎn)更高端芯片，更是誰能在封裝工藝、片間互連、軟硬件協(xié)同上構(gòu)建更強(qiáng)的系統(tǒng)競爭力。

韜定律在全球范圍內(nèi)引起關(guān)注，至少說明兩件事：第一，華為在國際高端技術(shù)社區(qū)的關(guān)注度，已經(jīng)達(dá)到需要被認(rèn)真對待的量級；第二，韜定律所觸及的議題，也就是制程之外的系統(tǒng)性能優(yōu)化路徑，已經(jīng)在全球范圍內(nèi)存在真實(shí)的討論需求，并非僅局限于國內(nèi)的行業(yè)論調(diào)。

當(dāng)然，論文發(fā)布與技術(shù)落地之間仍有距離。韜定律所描述的部分能力，如Hi-ONE光互連、大規(guī)模3D折疊封裝，尚處于不同成熟度階段。

從方法論到規(guī)模化量產(chǎn)，華為還需要以持續(xù)的產(chǎn)品交付來驗(yàn)證這套敘事的說服力，這并非依靠單款產(chǎn)品即可完成，而是一整條產(chǎn)業(yè)鏈落地的完整路線圖。

不必過度拔高，也別急于否定

「對于那些沒讀過這篇文章就歇斯底里的人來說，現(xiàn)在再說什么都晚了——但華為只是提出，當(dāng)前芯片邏輯發(fā)展的方向應(yīng)該是減少信號傳播延遲，而不是繼續(xù)縮小晶體管尺寸。」

海外社交平臺Reddit論壇上，一條關(guān)于華為韜定律的評論收獲了高贊，并引發(fā)大量討論。有人拔高，也有人否定，也展現(xiàn)出海外市場對于韜定律的多元看法，這是一個(gè)值得工程師認(rèn)真對待的技術(shù)優(yōu)先級主張。

韜定律背后的論文，是《多層電子系統(tǒng)的時(shí)間縮微理論》(A Time Scaling Theory for Multi-Layer Electronic Systems)，署名是華為董事、半導(dǎo)體業(yè)務(wù)部總裁何庭波。該論文指出，過去六十年，摩爾定律的本質(zhì)是通過縮放空間來壓縮時(shí)間，未來的方向應(yīng)將「時(shí)間」作為跨器件、電路、芯片、系統(tǒng)乃至數(shù)據(jù)中心的統(tǒng)一優(yōu)化指標(biāo)。

但對于大多數(shù)人來說，讀懂論文并不是一件容易的事情。Reddit的論壇中，部分讀者將韜定律解讀為「華為宣布在2031年量產(chǎn)1.4nm芯片」，認(rèn)為這意味著國產(chǎn)芯片產(chǎn)業(yè)全面突破了外界限制。

這是對原文最常見的誤讀，華為的聲明是密度等效于1.4nm工藝，該等效密度依靠封裝與垂直集成技術(shù)實(shí)現(xiàn)，并非依托光刻工藝節(jié)點(diǎn)升級，這一關(guān)鍵區(qū)別被大量未研讀原文的網(wǎng)友忽略。

而質(zhì)疑派的意見，主要集中于縮放類定律并非人為憑空創(chuàng)造，暫無第三方權(quán)威驗(yàn)證，正如摩爾定律是在被觀察數(shù)年之后才提出的，是基于長期觀測得出的科學(xué)歸納，擁有充足的歷史數(shù)據(jù)作為支撐。

事實(shí)上，韜定律已經(jīng)在過去6年的381款芯片中得到應(yīng)用實(shí)踐，而且根據(jù)當(dāng)前的數(shù)據(jù)，采用了全新的Logic Folding架構(gòu)的華為麒麟芯片，晶體管密度提高了53.5%，核心性能提高了41%。

更重要的是，韜定律并不是一個(gè)永恒的物理定律，而是一個(gè)工程方法論和優(yōu)化原則，目的是應(yīng)對摩爾定律放緩的現(xiàn)實(shí)，目前全行業(yè)都在尋找創(chuàng)新路徑，它至少為摩爾定律之后怎么辦提供了一個(gè)答案，3D堆疊、Chiplet（芯粒）、先進(jìn)封裝等已是全球趨勢，韜定律也是行業(yè)大趨勢下的一種工程實(shí)踐。

一個(gè)基于誤讀的夸大，一個(gè)基于誤讀的否定，都被社區(qū)內(nèi)多數(shù)理性用戶用投票予以糾正，更多人選擇給那條「冷靜讀原文」的評論投上一票，韜定律提出了一個(gè)合理的技術(shù)優(yōu)先級問題，不該被夸大，也不該被簡單否定。

「首款采用這種設(shè)計(jì)的芯片是麒麟新芯片，將于今年晚些時(shí)候發(fā)布。我們將拭目以待，看看他們的說法是否屬實(shí)（盡管這套縮放理論需要結(jié)合多代芯片數(shù)據(jù)才能最終驗(yàn)證）。」

「讓我們等待幾個(gè)月后基于此原理的麒麟新芯片上市，屆時(shí)我們才能做出更準(zhǔn)確的判斷。目前來看，一切尚待觀察，但考慮到麒麟以往的良好業(yè)績，這絕非炒作或宣傳。」

這是海外市場中更加理性的討論，外界想要進(jìn)一步認(rèn)清韜定律，仍需等待今年9月麒麟芯片發(fā)布后的第三方性能實(shí)測，將是韜定律能否坐實(shí)為行業(yè)基準(zhǔn)的關(guān)鍵時(shí)刻。

讓路線圖成為行業(yè)共識

韜定律發(fā)布當(dāng)日，中芯國際、華虹半導(dǎo)體等A股半導(dǎo)體板塊漲停，已經(jīng)說明，先進(jìn)封裝、高密度互聯(lián)等產(chǎn)業(yè)鏈將走向建設(shè)密度更高的方向。

華為拋出了韜定律，但子彈還要再飛一會，才能判斷這套技術(shù)路線能否真正成為產(chǎn)業(yè)共識。

因?yàn)檎嬲姆椒ㄕ摬皇且粋€(gè)人的自證，而是真正的產(chǎn)業(yè)鏈落地，并且被反復(fù)實(shí)踐和引用，尤其是先進(jìn)封裝擴(kuò)產(chǎn)、混合鍵合設(shè)備客戶端驗(yàn)證、3D設(shè)計(jì)工具鏈完善這三大方向的推進(jìn)速度，將決定韜定律是停留在華為一家的工程實(shí)踐，還是真正成為行業(yè)可以集體采納的方法論坐標(biāo)。

韜定律2031年的密度等效目標(biāo)，本質(zhì)上需要封裝廠、設(shè)備廠商、EDA工具商與芯片客戶多方協(xié)同推進(jìn)。

所以目前從產(chǎn)業(yè)鏈視角來看，韜定律落地的最大確定性在于半導(dǎo)體封裝層，通富微電和長電科技已經(jīng)在2.5D先進(jìn)封裝上具備了量產(chǎn)能力，目前正在穩(wěn)步向混合鍵合（Hybrid Bonding）技術(shù)跨越。

其次，設(shè)計(jì)工具鏈（EDA）也面臨技術(shù)升級的考驗(yàn)，因?yàn)閭鹘y(tǒng)EDA工具主要針對平面芯片，3D時(shí)代需要全新能力，包括跨層級時(shí)序分析、熱管理和信號完整性模擬、垂直互連優(yōu)化等。為適配韜定律下的Logic Folding架構(gòu)，相關(guān)工具需要在更細(xì)分的單元層面重新完成布局規(guī)劃。

最后，一個(gè)特別值得關(guān)注的變量，在于混合鍵合設(shè)備。

一方面是北方華創(chuàng)在2026年SEMICON China展會上首次展出HPD30混合鍵合設(shè)備，并已完成客戶端工藝驗(yàn)證，是國產(chǎn)在這一領(lǐng)域的重要突破；另一方面，荷蘭BESI公司是混合鍵合設(shè)備領(lǐng)域的頭部供應(yīng)商，其戰(zhàn)略價(jià)值極高，近期被多家巨頭爭相并購或入股，顯示出市場對這一技術(shù)的強(qiáng)烈需求。

所以，混合鍵合設(shè)備將是未來12至18個(gè)月內(nèi)先進(jìn)封裝產(chǎn)業(yè)鏈最稀缺的資源節(jié)點(diǎn)，其供貨進(jìn)度，也將成為整條技術(shù)路線推進(jìn)的隱性制約因素。

今年9月華為麒麟芯片正式亮相后，國內(nèi)半導(dǎo)體行業(yè)的變革將逐步顯現(xiàn)，包括混合鍵合設(shè)備成為穩(wěn)定工藝，全新設(shè)計(jì)工具適配立體芯片架構(gòu)，一系列面對現(xiàn)實(shí)條件探索出的成熟解決方案，終將收獲實(shí)質(zhì)性的成果。

這不是簡單的替代，而是一場確定性的進(jìn)化。