5月25日，華為芯片業務負責人何庭波在IEEE國際電路與系統研討會上，給出了一份華為芯片制造的新路線圖，核心叫“韜定律”（Tau Scaling Law）。

華為的目標是，在2031年之前，基于韜定律設計的半導體，將實現臺積電、三星屆時的量產水平，即等效1.4nm制程。

金融市場率先瘋狂，當天散戶和游資帶動“科創50”單日收漲5.88%，近60只概念股漲停。

輿論也隨之瘋狂，稱韜定律是“物理奇跡”者有之，是“營銷話術”者亦有之。

華為公司董事、半導體業務部總裁何庭波在題為《半導體新路徑探索與實踐》的主旨演講中，正式發表“韜（τ）定律”/圖源：人民日報（攝影：林淵）

冷靜地看，韜定律是華為在先進制程嚴重受限、后摩爾時代“摩爾定律”經濟邊際效應迅速遞減的背景下，做出的一個令人擊節贊嘆的工程理論創新。

硬要用個“不恰當”比喻的話，就像美國非要筑起一道道光刻機、先進制程芯片的高墻，華為就搞“地道戰”，讓電路走垂直空間。

韜定律深刻意義在于“乾坤大挪移”。技術上，它是把射頻芯片的“套路”一定程度上挪到數字芯片上；戰略上，它把EUV光刻機的難題轉移到國產3D生態上。

難題換了一組，但難度也沒有降低。

不過，從中國半導體產業角度去看，這確實是一件好事，應了中國那句老話“塞翁失馬，焉知非福”。

2019年美國制裁華為，以及此后屢屢加碼的對華科技戰、貿易戰、關稅戰，真的成為中國科技轉型升級、換道賽車、自強不息的最佳動力。

韜定律，就像是華為瞟向打壓者的、令人不寒而栗的冷眼。

韜定律是什么？

統治半導體行業60多年的摩爾定律，追求的是晶體管尺寸越小越好，也叫“幾何微縮”。韜定律追求的是，信號傳播越快越好，也叫“時間縮微”。

要理解韜定律，先要理解芯片是如何工作的。

芯片工作的原理，就像一個由幾億個百葉窗組成的巨大玻璃墻，太陽光（電子）要么穿過百葉窗，要么被擋住。光線穿過百葉窗，訊號是1；被擋住，訊號是0。幾億個百葉窗以極快的速度集體開合時，就能在玻璃墻后投射出復雜的信息。

何庭波論證的邏輯是，過去60多年，縮小晶體管“有用”，原因在于通路小了、訊號傳遞也就更快了。小和快是“一體兩面”的。而現在摩爾定律“撞墻”，晶體管小到只有幾十個原子的寬度，再小的話，電子就要瞎跑了，那么傳輸訊號的功能也就沒了。

要重新理解摩爾定律，何庭波將她的思路表述為：不再關注能否繼續縮小晶體管，關注能否繼續縮短系統時間。

5月25日，何庭波在2026國際電路與系統研討會上/新華社發

也就是說，甭管晶體管大小，看訊號傳遞速度就完事了。而訊號傳遞，絕對是華為的“看家本領”——華為又可以在熟悉的領域鉆研熟悉的事情。

其中關鍵量是時間常數τ，代表芯片內部訊號完成一次狀態切換所需的時間。τ越小，時間延遲越低，運算越快，能效就越高。

由此，韜（τ）定律的含義是，把時間的壓縮作為微電子演進的新“定律”。

還有一個“諧音梗”小故事。因為定律最早由何庭波提出，華為內部常稱其為“何式定律”，而讀音上“He’s Law”與“Her’s Law”十分接近，韜定律也就被“轉譯”為Her’s Law叫開了。

韜定律的實現靠系統集成，從器件、電路、芯片和系統四個方向入手。其中，主要看電路層的“邏輯折疊”。以前電路都是平鋪在二維平面，“邏輯折疊”要把電路“折”到垂直方向。想等效1.4nm的話，鍵合間距要小于2微米。

圖源：人民日報

另一個考驗技術的是系統層的通信連接，要把通信延遲從30—50微秒級別壓倒100納秒（約降低500倍）。

由于技術難度極大，何庭波在會議上給出了一顆“定心丸”，說過去6年有381款芯片是根據韜定律制造出來的，覆蓋了手機、通信、汽車、AI計算，以證明韜定律不是停留在紙面上的理論論證，已經具備了“量產”能力。

怪不得2025年華為創始人任正非接受采訪時說，“我們單芯片還是落后美國一代，我們用數學補物理、非摩爾補摩爾，用群計算補單芯片，在結果上也能達到實用狀況。”

“非摩爾補摩爾”，是一次對韜定律的“劇透”。

韜定律“妙”在何處？

韜定律的原理有了，但要理解它的價值，還需要回答兩個問題：一是它和3D堆疊有什么區別，二是它究竟“妙”在什么地方。

半導體的“3D堆疊”是行業最著名的發明之一。它在1980年代商業化，那時手法很粗糙，就是把兩塊芯片用膠水上下粘在一起，芯片內部沒打通，靠外部連接的“金屬線”（Wire Bonding）傳輸訊號。

后來辦法改進，不用外部接線，靠“打孔”填入金屬導體，上下堆疊的芯片垂直“對接”。內存企業將其發揚光大，疊到二三百層不在話下。

21世紀20年代，英特爾、AMD都做到了“晶圓異質整合”技術，把內存和CPU疊在一起，打破“內存墻”，減少數據來回“跑”的過程。

換言之，3D堆疊是物理手段，利用空間換時間。

Cadence發布的3D-IC

那么問題來了，韜定律也是空間換時間，它們的區別到底在哪里？

可以說，3D堆疊縮短的時間，是宏觀時間。而韜定律縮短的時間，是微觀時間。

3D堆疊解決的是模組之間的通訊問題。本來DRAM在10厘米外，CPU要數據，訊號就要在跑過這10厘米。現在兩者疊在一起，距離就從厘米級縮短到微米級。

韜定律，特別是其中“邏輯堆疊”部分，解決的是單個核心內部的電路通訊問題，即把邏輯電路“折疊”起來，用納米線直接對接，縮短路徑長度，提高電路的運作效率。

如果說3D堆疊像是“物流”的優化，拉近兩個目標，其間“修高鐵”；那么韜定律可能比較像進入芯片的“大腦”，讓原本有距離的神經元得以面對面直接“溝通”。

這也就引出了韜定律“范式轉移”的真正意義，它實際是把射頻芯片的時域概念，放到了數字芯片上。

圖源：圖蟲·創意

射頻芯片每天做的事，就是處理幾GHz或者幾十GHz的高頻訊號。對于射頻工程師來說，沒有絕對的0和1，只有波形、反射、衰減和時間常數（τ）。

射頻芯片特別看重“群延遲”（Group Delay），不追求塞進多少晶體管，就追求在特定頻率下，如何以最快的速度、最少的失真，把一組訊號從A點傳到B點。

所以，韜定律之“妙”，就妙在把射頻芯片的這套本事，挪到數字芯片上。再回頭看剛才玄之又玄的“邏輯折疊”，本質是“數學”上的改革——計算如何通過改變空間拓撲，把關鍵路徑上的時間常數τ降到最低。

任正非說“用數學補物理”，也是一句“劇透”。

總之，華為能提出韜定律，與它的基因密不可分。畢竟華為是做通訊起家的，在高頻類比、射頻、電磁場計算領域的技術積累，幾乎沒有對手。

“乾坤大挪移”

話說回來，物理世界沒有免費的午餐。

邏輯堆疊首先面臨“熱平衡”災難。垂直堆疊導致單位面積功耗密度呈幾何級暴增，功耗墻比平面芯片來得更早。何庭波承認，“熱問題跨越了12個數量級”。

其次是工藝和良率黑洞。

異質晶圓鍵合，工藝門檻特別高。銅焊盤表面粗糙度<0.5nm，鍵合對準精度<50nm，潔凈室ISO 3級。1微米顆粒可導致10毫米直徑的鍵合空洞。中國現有先進封裝產線的能力上限距此還有距離。同時，電氣參數差異遠大于單晶圓內部差異，時序極難收斂。

最艱難的是，EDA工具鏈和其他生態面臨著斷層。

主流的EDA工具還停留在2D平面時代，但3D設計要把時序、熱、電源完整性、信號完整性和機械應力放在三維空間里通盤考慮，產業鏈必須要跟著華為，在上下游重構出一套全新的3D生態才行。

在這個意義上，韜定律實際是把EUV光刻機卡脖子的難題，“乾坤大挪移”到3D生態上去了。難題換了一組，但難度也沒有降低。

5月25日，何庭波在2026國際電路與系統研討會上/新華社發

不過，從中國半導體產業角度去看，這確實是一件好事。從設備到材料，新的“制造清單”已經出現，就看中國企業怎么去接“軍令狀”、打這一場硬仗。

當然，“乾坤大挪移”是華為不得不走的路，而掌握先進制程技術的企業，有更好的工藝水平加成，韜定律也不是魔法，未必能完全拉平工藝差距。

另外，韜定律及其方案，在AI數據中心上釋放的紅利，將遠大于消費電子端。

畢竟手機、計算機比較小，處理的往往是突發性、串行的任務，比如打開APP、刷網頁。而數據中心更需要芯片與芯片、芯片與內存之間的訊號傳輸，空間也更大，可以暴力散熱，而且芯片面積越大、縮短時間常數的作用就越大，對提高大芯片性能有決定性意義。

另外，AI數據中心的商業回報更大，成本承受力也強。只要芯片能提升30%的算力效率，降低20%功耗，哪怕貴一倍也有的是人買，因為電費和訓練時間節約下來了。

其實，摩爾定律失效，已經喊了好多年。只是依賴“改良”過去的路徑，臺積電等企業依然利潤高昂，也就不會探索摩爾定律之外的可能。

而華為飽受美國及盟友的打擊，先進制程工藝被鎖死，不得已繞開摩爾定律，探索新的領域，打開了新的天地——堪稱“塞翁失馬焉知非福”的現實演繹。

今年秋季，華為新款旗艦手機的麒麟芯片，將迎來韜定律曝光后的首次公開實測。這可能是韜定律“亮相”的第一步，真正的“戰斗”，還在后面的AI算力競爭上。

文中首圖來源于視覺中國，封面為AI創意圖（依一 制）

作者 |榮智慧

編輯 | 向現

值班主編 | 吳擎

排版 | 菲菲