上海
《科創板日報》7月6日訊（編輯 宋子喬）今日，A股EDA概念走高，截至收盤，概倫電子20cm漲停，華大九天漲超14%，廣立微、安路科技跟漲。
消息面上，根據中國科學院科技論文預發布平臺ChinaXiv最新公示論文，華為半導體負責人何庭波于7月3日發布《面向多層級電子系統的時間縮微理論》（業內也稱“韜定律”）V2版本。
韜（τ）定律由何庭波在IEEEISCAS2026上正式提出，以“時間縮微”替代“幾何縮微”作為半導體演進的新指導原則，不用追求制程節點意味著，要實現具備競爭力的性能，無需死守光刻技術的最前沿。
5月25日發布的V1版本僅搭建了理論底層框架，提出以時間常數τ替代幾何尺寸作為后摩爾時代核心優化指標；V2版本在原有完整理論體系之上，分工程落地細節、量產實測量化數據、全品類產品演進路線三大維度補充實證內容，將韜定律從一套理論框架，具體化為有大量量產數據支撐、明確產品路線圖的工程技術體系。
邏輯折疊（Logic Folding）是τ縮放理論在芯片層的一種關鍵3D實現方案，其核心特征是實現標準單元級的連續優化。然而，τ縮放的全棧落地（從晶體管到系統）不僅依賴于邏輯折疊這類3D堆疊技術，還需要Unified Bus、Hi-ONE等系統層手段協同。而這一切實現的前提，是EDA工具鏈的優化。
根據論文，韜定律的技術落地高度依賴EDA工具革新。傳統EDA誕生于平面幾何縮放時代，以面積、時序、功耗分立優化，無法完成邏輯堆疊多晶圓精細單元級垂直分區、跨層時序與多物理場協同收斂，更不能以全局τ最小化為統一成本函數做端到端協同優化；只有重構出3D原生、多物理場耦合、τ感知的新一代EDA，才能實現邏輯堆疊粗細粒度垂直堆疊的全局最優布線、片間工藝偏差自適應補償與熱感知一體化布局，逐層壓縮晶體管、電路、芯片、系統全鏈路τ，釋放三維堆疊帶來的密度、功耗、時延增益。
論文在第七章中指出，構建一套“τ原生”工具鏈（τ-native tool chain）——即具備開放性、支持多物理場分析且3D原生的平臺——將是未來十年內最關鍵的投資。
交銀國際證券研報指出，邏輯折疊是韜定律的核心工程實踐。它將關鍵路徑上的門電路分布到垂直堆疊的有源層中，通過超細間距混合鍵合實現門級三維互連。先進封裝是邏輯折疊落地的工藝底座，而EDA工具鏈是邏輯折疊的最大增量機遇，邏輯折疊要求EDA工具從2D平面布局全面升級為3D原生設計。
國泰海通證券也認為，韜定律的核心在于堆疊設計，把2D芯片重構成3D，從系統級進行優化仿真，背后需要軟件算法對電路進行設計和優化，國產EDA軟件是其背后的重要支撐。
EDA長期由Synopsys、Cadence、SiemensEDA等海外廠商主導，其壁壘體現在核心算法、工藝適配、晶圓廠認證、客戶流程導入和工程師生態等多個層面。國內廠商短期難以在先進節點全流程工具上全面替代海外龍頭，但在成熟節點、模擬全流程、制造端EDA、器件建模、良率分析、數字驗證和先進封裝等方向已經形成較清晰突破路徑。
東方證券表示，韜定律、AI+開源EDA、RISC-V生態、Chiplet、3D IC等新設計范式，為國產EDA提供了不同于傳統二維全流程工具的切入窗口。在AI芯片復雜度提升、供應鏈自主可控和后摩爾設計范式變化共振下，國產EDA有望從單點工具導入逐步走向流程級解決方案替代，具備核心算法積累、客戶認證基礎和生態協同能力的廠商將持續受益。
（科創板日報 宋子喬）
特別聲明：以上內容(如有圖片或視頻亦包括在內)為自媒體平臺“網易號”用戶上傳并發布，本平臺僅提供信息存儲服務。
Notice: The content above (including the pictures and videos if any) is uploaded and posted by a user of NetEase Hao, which is a social media platform and only provides information storage services.
