廣東
今日，在電氣電子工程師學會（IEEE）舉辦的國際電路系統研討會 ISCAS 2026 上，華為何庭波發表題為「半導體新路徑探索與實踐」的主旨演講，發表了韜(τ)定律。韜(τ)定律提出以「時間(τ)縮微」替代「幾何縮微」作為半導體與電子系統演進的新指導原則——通過邏輯折疊等創新技術，持續壓縮信號傳播時延，不斷提升晶體管密度，從而實現半導體與電子系統的持續演進。
華為認為，目前晶體管成本紅利逐漸消退，而「邏輯折疊(LogicFolding)」等核心技術，可以從器件、電路、芯片到系統層面的多層級協同優化體系，驅動各層級性能、能效、晶體管密度的持續提升。
在過去六年的實踐中，基于韜(τ)定律，華為已成功設計并量產了 381 款芯片，廣泛覆蓋了千行百業的需求。其中，將于 2026 年秋季面世的麒麟芯片，率先采用了邏輯折疊技術，性能大幅提升。預計到 2031 年，基于韜(τ)定律的高端芯片晶體管密度將達到 1.4 納米制程的同等水平。
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