5 月 25 日，由電氣電子工程師學(xué)會(huì)（IEEE）舉辦的「國(guó)際電路系統(tǒng)研討會(huì)」ISCAS 2026 在上海舉行。

在會(huì)上，華為半導(dǎo)體業(yè)務(wù)部總裁何庭波進(jìn)行了題為《半導(dǎo)體新路徑探索與實(shí)踐》的演講，提出了一個(gè)全新的半導(dǎo)體發(fā)展定律：

應(yīng)當(dāng)以「時(shí)間縮微」替代「幾何縮微」作為半導(dǎo)體與電子系統(tǒng)演進(jìn)的新指導(dǎo)原則，通過(guò)邏輯折疊（LogicFolding）等創(chuàng)新技術(shù)，持續(xù)壓縮信號(hào)傳播時(shí)延、提升晶體管密度，從而實(shí)現(xiàn)半導(dǎo)體與電子系統(tǒng)的持續(xù)演進(jìn)。

圖｜微博 @人民日?qǐng)?bào)

這個(gè)足以與年過(guò)半百的「摩爾定律」并駕齊驅(qū)的新理論，被華為稱(chēng)為「韜定律」（Tau Scaling Law）。

什么是韜定律

對(duì)于韜定律，我們首先需要知道的是：

「韜定律」里的「韜」不像摩爾定律那樣，代表某個(gè)人的名字，而是集成電路設(shè)計(jì)中的時(shí)間常數(shù) τ（希臘字母 tau）。

τ 本身的概念非常簡(jiǎn)單，它代表了電路中信號(hào)電壓發(fā)生轉(zhuǎn)變（充電或放電）的快慢程度，可以用基本公式 τ = 電阻R × 電容C 來(lái)計(jì)算。

更籠統(tǒng)地說(shuō)——雖然我們通常將芯片二進(jìn)制信號(hào) 0 和 1 理解成「非此即彼」的狀態(tài)，兩者之間是瞬間切換的，但在現(xiàn)實(shí)世界中并非如此。

由于芯片和導(dǎo)線(xiàn)內(nèi)部存在著各種形式的電阻和電容，表示 0 和 1 的電信號(hào)其實(shí)不是瞬間跳變的。

這種信號(hào)變化更像是電池一樣：充電快滿(mǎn)了才算「1」，幾乎把電放空才算「0」。

而在「從空充滿(mǎn)」和「從滿(mǎn)放空」之間會(huì)有一個(gè)極為短暫的切換時(shí)間，這個(gè)時(shí)間就是 τ 。

因此，你可以把 τ 理解成和 GHz 類(lèi)似的「頻率參數(shù)」，兩者是相輔相成的——

τ 值越低，芯片區(qū)分 0 和 1 的速度就越快，晶體管開(kāi)關(guān)切換的頻率就越快，芯片每秒鐘執(zhí)行指令的速度 GHz 自然也越高。

過(guò)去五十多年里，晶體管的體積占芯片大頭，τ 延遲的主要來(lái)源是晶體管，摩爾定律指導(dǎo)下優(yōu)化晶體管的體積對(duì)于頻率提升的收益是顯著的。

如今 3nm、2nm 晶體管自己的延遲極小，但周?chē)鷮?dǎo)線(xiàn)被迫做得極細(xì)，反而導(dǎo)致內(nèi)阻升高、τ 變大，宏觀表現(xiàn)就是芯片提頻越來(lái)越困難。

正是在這種背景下，華為的「韜定律」提出換個(gè)方向，不再以晶體管密度作為芯片未來(lái)發(fā)展的衡量標(biāo)準(zhǔn)——

晶體管密度本身已經(jīng)不再是制約頻率的主要因素了，未來(lái)如何通過(guò)其他綜合手段降低 τ 值，才是提升芯片頻率和效能的新追求。

立體堆疊將成為主流

再回看何庭波的那句話(huà)，就可以看到華為不僅提出了一個(gè)面向未來(lái)的定律，也給出了新定律之下芯片發(fā)展的具體方法之一：邏輯折疊（LogicFolding）。

這個(gè)詞看上去非常高大上，但它代表的東西很簡(jiǎn)單——芯片立體堆疊。

換言之，既然如今導(dǎo)線(xiàn)成為了延遲的主要來(lái)源，那就將原本鋪在平面的電路設(shè)計(jì)成 3D 結(jié)構(gòu)，避免導(dǎo)線(xiàn)繞路、降低內(nèi)阻，從而優(yōu)化 τ 延遲。

這也正是全球主要芯片設(shè)計(jì)商和制造商們集體選擇的道路。

英特爾的 Foveros、AMD 的 3D V-Cache 以及臺(tái)積電的 SoIC，本質(zhì)上都是芯片線(xiàn)路立體設(shè)計(jì)的不同方案。

這樣一來(lái)，原本「繞幾百微米的路」變成了「爬幾十微米的樓」，導(dǎo)線(xiàn)的電阻和寄生電容都可以有效降低，優(yōu)化 τ 延遲、提升宏觀頻率。

除了通過(guò)立體堆疊縮短線(xiàn)路長(zhǎng)度之外，整個(gè)半導(dǎo)體行業(yè)也在不約而同地轉(zhuǎn)向另一項(xiàng)技術(shù)：背面供電（Backside Power Delivery）。

根據(jù)計(jì)算，在 5nm 及以下節(jié)點(diǎn)，供電網(wǎng)絡(luò)本身需要消耗晶圓表面近 40% 的面積資源。

這就導(dǎo)致信號(hào)線(xiàn)為了給供電線(xiàn)和其他結(jié)構(gòu)讓路，往往需要在布線(xiàn)上反復(fù)迂回：

圖｜嗶哩嗶哩 @極客灣

再加上自己被晶體管擠壓得越來(lái)越細(xì)，結(jié)果就是顯著增加信號(hào)線(xiàn)的平均長(zhǎng)度和寄生電容，導(dǎo)致 τ 延遲失控。

而英特爾的 PowerVia 搭配 RibbonFET 晶體管技術(shù)，在試驗(yàn)中可以實(shí)現(xiàn)超過(guò) 90% 的標(biāo)準(zhǔn)單元面積利用率，極大減少了芯片布線(xiàn)的壓力。

目前雖然無(wú)從得知華為正在研發(fā)何種芯片背面供電網(wǎng)絡(luò)（BSPDN）技術(shù)，但可以明確的是，邏輯折疊技術(shù)已經(jīng)將供電性能考慮在內(nèi)了：

……在電路層面：采用 LogicFolding 架構(gòu)打破傳統(tǒng)電路布局的物理限制，顯著縮短關(guān)鍵路徑布線(xiàn)，有效降低信號(hào)傳播的電阻和電容負(fù)載，最終提升晶體管密度和電路性能。

在看過(guò)上面一大堆技術(shù)術(shù)語(yǔ)之后，大家最想知道的肯定只有一件事：

我什么時(shí)候能買(mǎi)到？

然而 ISCAS 2026 只是一個(gè)技術(shù)論壇，何庭波在會(huì)上提出的也是一個(gè)「定律概念」，兩者都更偏向理論指導(dǎo)領(lǐng)域。

而眾所周知，理論轉(zhuǎn)換成具有廣泛影響力的產(chǎn)品還需要時(shí)間。

根據(jù)華為官方的介紹，在過(guò)去的六年里，華為已基于韜定律設(shè)計(jì)并量產(chǎn)了 381 款芯片，服務(wù)于眾多行業(yè)、領(lǐng)域和市場(chǎng)客戶(hù)。

而首款采用邏輯折疊技術(shù)的麒麟芯片將在今年秋季發(fā)布，大概率是 Mate 90 系列產(chǎn)品，可以看作是華為立體堆疊方案在大眾市場(chǎng)的首秀。

而到 2031 年，華為基于韜定律設(shè)計(jì)的高端芯片晶體管密度將會(huì)達(dá)到等效 1.4nm（14?）工藝的水平。

直到那時(shí)，我們才有機(jī)會(huì)看到一個(gè)「邏輯折疊+背面供電」的華為芯片的終極形態(tài)。

值得注意的是，韜定律、邏輯折疊等等技術(shù)并不只限于手機(jī)——

別忘了，如今的華為電腦、電視、平板等等所使用的芯片，本質(zhì)上都是麒麟的同源產(chǎn)品。

而更重要的角色，比如未來(lái)華為昇騰計(jì)算（Ascend）系列的 AI 處理器、計(jì)算卡、服務(wù)器集群等等產(chǎn)品，無(wú)疑將會(huì)是韜定律的第一批受益者。

圖｜華為

同樣在 ISCAS 2026 上，何庭波還說(shuō)道：

……未來(lái)一定屬于開(kāi)放合作。在半導(dǎo)體演進(jìn)的路徑上，沒(méi)有一家企業(yè)可以獨(dú)自完成所有答案。 在韜定律的路徑下，我們期待與全球科學(xué)家、工程師和產(chǎn)業(yè)伙伴緊密合作，共同推動(dòng)半導(dǎo)體與電子產(chǎn)業(yè)持續(xù)發(fā)展。

當(dāng)經(jīng)過(guò)反復(fù)更新的摩爾定律依然難以客觀反映現(xiàn)實(shí)的時(shí)候，技術(shù)行業(yè)是時(shí)候探索一個(gè)新的指導(dǎo)理論了。