當(dāng)指導(dǎo)全球半導(dǎo)體產(chǎn)業(yè)發(fā)展“摩爾定律”逐漸失效后，在先進(jìn)光刻技術(shù)獲取受限且不太經(jīng)濟(jì)的大背景下，華為提出了“韜（τ）”定律，作為接下來指導(dǎo)半導(dǎo)體行業(yè)發(fā)展的新規(guī)則。

5月25日，2026國際電路與系統(tǒng)研討會在上海舉行，華為公司董事、半導(dǎo)體業(yè)務(wù)部總裁何庭波在會上發(fā)表了《半導(dǎo)體新路徑探索與實踐》的主旨演講，正式發(fā)表“韜（τ）定律”。這是中國在全球半導(dǎo)體領(lǐng)域首次提出指導(dǎo)產(chǎn)業(yè)發(fā)展的新原則。

需要指出的是，華為不僅是發(fā)表“韜（τ）”定律本身，還帶來了多款芯片的實證。這對中國半導(dǎo)體產(chǎn)業(yè)鏈都是極大提振。25日當(dāng)天，中國半導(dǎo)體制造產(chǎn)業(yè)鏈相關(guān)股價大幅上漲，中芯國際（688981.SH）接近漲停，華虹公司（688347）20%漲停，半導(dǎo)體設(shè)備股拓荊科技（688072.SH）、盛美上海（688082.SH）均大幅上漲。

“時間（τ）縮微”替代“幾何縮微”

同一天，何庭波在中國科學(xué)院科技論文預(yù)發(fā)布平臺上發(fā)表署名論文《多層電子系統(tǒng)的時間縮微理論（A Time Scaling Theory for Multi-Layer Electronic Systems）》，該論文對“韜定律”進(jìn)行了詳細(xì)的解釋和說明。

韜定律提出以“時間（τ）縮微”替代“幾何縮微”作為半導(dǎo)體與電子系統(tǒng)演進(jìn)的新指導(dǎo)原則——通過邏輯折疊等創(chuàng)新技術(shù)，持續(xù)壓縮信號傳播時延，不斷提升晶體管密度，從而實現(xiàn)半導(dǎo)體與電子系統(tǒng)的持續(xù)演進(jìn)。

在半導(dǎo)體行業(yè)的大部分歷史中，其主要任務(wù)只有一個：縮小晶體管的尺寸。

戈登·摩爾（Gordon Moore）于1965年觀察到晶體管密度大約每兩年翻一番，十年后，羅伯特·丹納德（Robert Dennard）的縮放理論對此進(jìn)行了補(bǔ)充。該理論指出，電壓和尺寸的成比例縮小可以保持電場強(qiáng)度恒定。幾何縮放和丹納德縮放共同作用，在近五十年的時間里，實現(xiàn)了每瓦性能和每美元性能的指數(shù)級提升。

摩爾定律既是一項經(jīng)驗觀察，也幫助建立了一個行業(yè)契約，整個計算體系都建立在這個契約之上。

何庭波在論文中明確指出，摩爾定律這個行業(yè)契約如今已不再適用。在7納米節(jié)點之后，幾何級數(shù)縮放不再像過去那樣帶來顯著效益。2納米節(jié)點的尖端芯片設(shè)計預(yù)算超過了10億美元。

對華為這類難以獲得最先進(jìn)光刻技術(shù)的企業(yè)而言，這種限制來得更早，影響也更加嚴(yán)重。

基于這些行業(yè)現(xiàn)狀和企業(yè)實際情況，過去六年，華為半導(dǎo)體團(tuán)隊在移動SoC、AI加速器、系統(tǒng)架構(gòu)和封裝等領(lǐng)域，對這個問題進(jìn)行了深入研究。最終結(jié)論是，答案并非在于采用新的制程節(jié)點或晶體管架構(gòu)，而在于改變主要的優(yōu)化目標(biāo)本身。

華為認(rèn)為，未來十年電子系統(tǒng)的發(fā)展方向不應(yīng)是幾何縮放，而應(yīng)是時間縮放——即系統(tǒng)性地降低堆疊每一層中單一特征時間常數(shù)τ，從皮秒級晶體管開關(guān)到秒級數(shù)據(jù)中心工作負(fù)載響應(yīng)。

基于該定律，華為過去六年已成功設(shè)計并量產(chǎn)了381款芯片。今年秋季，華為將發(fā)布新的麒麟手機(jī)芯片，完整采用邏輯折疊技術(shù)，大幅提升相關(guān)性能。

Omdia中國區(qū)半導(dǎo)體分析師總監(jiān)何暉接受澎湃新聞記者采訪時表示，韜定律的原理，就是將通信網(wǎng)絡(luò)中高傳輸，低時延原理運用到了芯片內(nèi)部，而不只是單純依賴先進(jìn)制程帶來微縮空間，增加晶體管數(shù)量來實現(xiàn)性能提升。

何暉進(jìn)一步解釋，在先進(jìn)制程受限的當(dāng)下，結(jié)合華為自身的技術(shù)優(yōu)勢，通過利用通信方面的技術(shù)特點，再結(jié)合改進(jìn)介質(zhì)等方式來彌補(bǔ)物理極限的限制，尋求其他的技術(shù)突圍路徑。

韜定律核心“邏輯折疊”

何庭波在論文中指出，摩爾定律本質(zhì)上并非幾何形狀，而是對最終用戶影響最大的技術(shù)。更小的晶體管之所以能提升系統(tǒng)性能，是因為它們切換速度更快。更密集的互連線之所以能提升性能，是因為信號傳輸距離更短。更高的集成度之所以能提升性能，是因為數(shù)據(jù)跨越的邊界更少。每一代技術(shù)帶來的本質(zhì)上都是時間的縮短——器件層面從皮秒到納秒，芯片層面從納秒到微秒，系統(tǒng)層面從微秒到秒。空間縮放僅僅是壓縮時間的工具。

因此，時間本身應(yīng)該被用作主要衡量標(biāo)準(zhǔn)。在堆棧的每一層——晶體管、電路、芯片和系統(tǒng)——都可以定義一個特征時間常數(shù)τ，并將其縮減作為統(tǒng)一優(yōu)化目標(biāo)。幾何縮微由此成為縮減τ的眾多技術(shù)手段之一，而不再是唯一的手段。

奧爾布賴特石橋集團(tuán)（ASG）合伙人、副總裁兼中國科技政策負(fù)責(zé)人保羅·特里奧洛解讀“韜定律”時表示，華為的思路是直截了當(dāng)?shù)模磥戆雽?dǎo)體發(fā)展的進(jìn)步，不再主要依賴幾何尺寸的縮小，而是通過在器件、電路、芯片、系統(tǒng)等各個層面，壓縮有效常數(shù)τ來實現(xiàn)。在器件層面，這種機(jī)制降低電阻和電容。在電路層，這意味著通過三維“邏輯折疊”架構(gòu)來縮短導(dǎo)線和信號路徑。在芯片層，它意味著軟硬件架構(gòu)與硅片協(xié)同設(shè)計。在系統(tǒng)層，它意味著減少通過統(tǒng)一的內(nèi)存語義和緊密集成的SuperPod，實現(xiàn)互聯(lián)延遲的優(yōu)化。

對于“邏輯折疊”，特里奧洛認(rèn)為，華為將其描述為從傳統(tǒng)的二維布局轉(zhuǎn)向垂直堆疊架構(gòu)，其中多個平面邏輯層沿著Z軸向上折疊。華為使用的類比是：從單層住宅轉(zhuǎn)向多層建筑，通過電梯連接樓層。這樣做的目標(biāo)非常直接：在不完全依賴晶體管尺寸縮小的情況下，通過減少信號傳播距離、縮短關(guān)鍵路徑、提升有效晶體管密度，以實現(xiàn)性能的提升。

論文顯示：τ縮微的首次量產(chǎn)規(guī)模測試在移動設(shè)備領(lǐng)域展開。智能手機(jī)SoC的特殊之處在于，單個芯片構(gòu)成了整個系統(tǒng)。多插槽并行架構(gòu)無法實現(xiàn)；即使擁有上千個節(jié)點，也無法彌補(bǔ)鏈路速度慢的問題。所有交付給用戶的性能都源自單個芯片，功耗僅為幾瓦，并且受到手持設(shè)備外形尺寸限制帶來的散熱限制。

此外，2020年之后，隨著先進(jìn)制程節(jié)點的獲取受到限制，關(guān)鍵問題變成了：在制程節(jié)點固定的情況下，如何在單個芯片上持續(xù)實現(xiàn)代際性能提升？

華為說，最終的答案就是邏輯折疊（LogicFolding）。邏輯折疊是一種設(shè)計方法，它將數(shù)字電路、模擬電路和存儲電路劃分到垂直堆疊的有源層中，遵循時間縮放原則，從而在性能、功耗和面積之間實現(xiàn)協(xié)同優(yōu)化。

何庭波在會上說，“麒麟2026”手機(jī)芯片是邏輯折疊技術(shù)的首次成功實施。它基于全新的自由邏輯設(shè)計理念，由單層擴(kuò)展至了雙層，并實現(xiàn)晶體管密度等指標(biāo)的大幅提升。“我們?nèi)〉昧艘幌盗袃H靠先進(jìn)制程工藝難以取得的進(jìn)步。”何庭波說，諸如此類的大量創(chuàng)新，會逐步落地到2027年及之后的量產(chǎn)芯片中。

“未來十年，我們會持續(xù)走向全面折疊，甚至走向更多層的折疊，持續(xù)優(yōu)化從器件、電路，到芯片和系統(tǒng)的全棧性能。”何庭波說。

特里奧洛認(rèn)為，這在技術(shù)上并非完全新穎。半導(dǎo)體行業(yè)多年來一直在朝這個方向發(fā)展，比如英偉達(dá)現(xiàn)在的優(yōu)勢不僅在于晶體管密度，更在于系統(tǒng)級集成。AMD也在追求小芯片堆疊和先進(jìn)封裝技術(shù)。蘋果M系列的成功，很多程度上也歸功于內(nèi)存的本地化以及硬件與軟件的垂直集成。“華為的做法是將這些趨勢加以提煉，并將其提升為全面的后摩爾定律時代的解決方案。”

根據(jù)論文，在移動 SoC上，邏輯折疊（LogicFolding）在固定器件節(jié)點（即制程工藝不變）下，實現(xiàn)了55%的晶體管密度階躍式提升，以及41%的能效增益。論文預(yù)計，到2031年，在器件和電路層面，晶體管密度將從155 MT/mm2（百萬晶體管/平方毫米）提升到400+ MT/mm2。華為官方新聞稿中則寫道，到2031年，基于韜定律的高端芯片晶體管密度將達(dá)到1.4納米制程的同等水平。

對中國半導(dǎo)體產(chǎn)業(yè)有何影響？

在全球半導(dǎo)體的競爭中，中國半導(dǎo)體產(chǎn)業(yè)由于先進(jìn)光刻技術(shù)受限，承受的挑戰(zhàn)和壓力最大。但華為提出的韜定律以及多款芯片實證，為中國半導(dǎo)體乃至于全球半導(dǎo)體產(chǎn)業(yè)后摩爾時代的持續(xù)演進(jìn)找到了一條新方向。

從2020年5月到2026年5月，華為半導(dǎo)體設(shè)計并量產(chǎn)了381款芯片，服務(wù)于移動、人工智能、汽車、工業(yè)和基礎(chǔ)設(shè)施市場。在這些產(chǎn)品組合中，τ縮微理論得到了驗證。

華為在論文中表示，展望未來，CPU核心頻率預(yù)計到2029年將達(dá)到4GHz及以上，麒麟SoC的能效預(yù)計在三到五年內(nèi)典型使用情況下將提升一倍以上，而人工智能硬件集成度預(yù)計到2035年將增長100倍以上。

何庭波說，2026到2035年，隨著大量探索性的技術(shù)逐步產(chǎn)品化，晶體管的密度將持續(xù)提升，工作頻率將持續(xù)增長，將持續(xù)推出性能卓越的手機(jī)芯片。“我們的解決方案走得通，走得遠(yuǎn)。我們新芯片的性能完全可以持續(xù)對標(biāo)另外一條路徑。”

針對半導(dǎo)體行業(yè)未來的發(fā)展，何庭波表示：“未來一定屬于開放合作。在‘韜定律’的路徑下，我們期待與全球科學(xué)家、工程師和產(chǎn)業(yè)伙伴緊密合作，共同推動半導(dǎo)體與電子產(chǎn)業(yè)持續(xù)發(fā)展。”

何暉認(rèn)為，華為這次對外露出，本身也展示了一種態(tài)度。通過系統(tǒng)級的優(yōu)化，而不是單純比拼物理極限，在硅材質(zhì)摩爾定律接近極限的當(dāng)下，也未嘗不是一種積極的嘗試。

上海財經(jīng)大學(xué)特聘教授、專事智能科技產(chǎn)業(yè)和智能經(jīng)濟(jì)研究的胡延平認(rèn)為，“韜定律”實際上約等于解鎖了華為式的芯片計算時空觀，以自由邏輯變原理、以物理優(yōu)化縮常數(shù)、以邏輯折疊增密度、以全棧協(xié)同提效率、以系統(tǒng)重構(gòu)降時延；這是一種不同于過往制程精度、DUV多次曝光、良率等視角的新體系，具有多維技術(shù)融合演進(jìn)的新特征，且不完全只是做加法、做優(yōu)化。業(yè)界可能不僅要看邏輯折疊，更要看自由邏輯設(shè)計理念究竟是什么。

胡延平表示，“韜定律”可以既是一次理論創(chuàng)新，也是一次實踐拓新。路走著走著，就逐步走遠(yuǎn)，走出過往熟悉的半導(dǎo)體產(chǎn)業(yè)地帶了。