01

你有沒有注意過一件事：

你現在用的手機CPU，主頻大概是3點幾GHz。你五年前用的手機，主頻也是3點幾GHz。十年前的旗艦機，主頻還是3點幾GHz。

但為什么我們都覺得新手機比舊手機快了一大截？

這里面藏著整個芯片行業過去二十年最核心的秘密，也是理解華為韜定律的起點。

先從一個常識說起。

1965年，英特爾聯合創始人戈登·摩爾發現了一個規律：集成電路上的晶體管數量，大約每隔18到24個月就會翻一番，而價格不變。

這就是大名鼎鼎的摩爾定律。

它背后的操作很簡單粗暴：把晶體管做得越來越小，單位面積內塞進去的數量就越來越多，速度越來越快，成本越來越低。

這條邏輯支撐了整個互聯網時代。PC變便宜了，手機變聰明了，云計算跑起來了——全都是順著這條路走下來的。

但這條路，大約在2005年前后，出現了一道裂縫。

晶體管越做越小，有個隱含前提：電壓也要跟著等比例下降，這樣功耗才不會失控。這套理論叫"登納德縮放定律"，是1974年IBM工程師登納德提出來的。

問題是，到了某個物理極限，電壓降不下去了。晶體管還在縮小，但電壓沒跟上，結果就是：功耗密度開始飆升，芯片越來越熱。

這就是為什么你的CPU主頻在3GHz附近卡了二十年——不是工程師不想做快，是做快了就要燒起來。

從那以后，芯片廠商換了一個思路：頻率不卷了，加核心。雙核、四核、八核、十六核……同時用更精密的工藝縮小晶體管面積，把更多核心塞進同樣大小的芯片里。

這是一套將就的方案，但將就了二十年，直到7納米制程之后，連這條路也開始失靈。

7nm之后，發生了什么？

繼續把晶體管做小，投入越來越大，收益越來越小。

最先進節點的一塊芯片，設計預算超過10億美元。所需的極紫外光刻機（EUV），一臺賣兩億美元，全球只有一家公司能造，就是荷蘭的ASML。

更要命的是，即便你花了這些錢，每個晶體管的成本，在最前沿節點上已經不再隨著制程推進而下降了——這意味著摩爾定律的經濟學基礎也開始動搖。

整個行業都意識到：幾何縮微這條路，已經快到頭了。

問題是：下一條路在哪里？

華為的答案是：換一把尺子。

2026年5月25日，華為半導體業務總裁何庭波在上海的IEEE國際電路系統研討會上，提出了"韜（τ）定律"。

這個τ，是希臘字母，在電路里代表時間常數，發音"韜"，也是何庭波名字里那個字。

韜定律的核心主張，用一句話說就是：不再把晶體管面積作為衡量進步的單位，而是把"時間"——信號在整個系統里傳播的時延——作為優化目標。

以前：把晶體管做小。

現在：把信號走完全程的時間壓短。

這兩條路，終點都是性能提升，但走法完全不同。

怎么壓短時間？核心技術叫"邏輯折疊"——把原來平鋪在同一層的電路，垂直堆疊起來，分層放置。

打個比方：

以前的芯片是平房，一層住滿了就沒地方住了。邏輯折疊是蓋樓——同樣的地基，往上蓋三層四層，人均面積不變，但樓里的人互相走動的路變短了，效率就上來了。

效果如何？

在不依賴更先進制程的前提下，晶體管密度提升55%，功耗效率提升41%。這不是實驗室數據，是已經裝進了量產麒麟芯片里的數字。

何庭波還同步發布了一篇萬字論文，把整套理論從單個晶體管到數據中心，跨越十二個數量級，用同一個τ打通了。

學界評價這是"登納德縮放定律以來，首個在整個計算棧建立統一優化目標的縮放原理"。

聽到這里，你大概覺得：這很牛啊，值得高興一下。

確實牛。

但等我講完接下來的故事，你就會明白，我為什么高興不起來。

02

2020年5月15日，美國商務部宣布升級對華為的出口限制。

新規定的核心是：任何使用了美國技術的芯片制造商，給華為供貨之前必須先獲得美國政府的許可。

這一刀，直接切斷了臺積電和華為的合作。

四個月后，麒麟芯片宣告停產。何庭波在內部說了一句話，大意是：我們早有預料，也倉促應戰。

那時候沒有人知道，這場"倉促應戰"，會打六年。

先說一件事：摩爾定律放緩，是整個行業的問題，不是華為一家的問題。臺積電知道這個問題，英特爾知道，三星也知道。

他們的應對方式，是在繼續推進幾何縮微的同時，同步布局3D封裝、先進封裝技術——把芯片疊起來，讓系統性能繼續提升。

兩條腿走路。

華為的處境是什么？

2020年之后，臺積電最先進制程的大門關上了，華為只能用國內的成熟制程。幾何縮微這條腿，基本廢了。

兩條腿走路的人，換成了一條腿跳。

韜定律，就是在這個處境下，把那條獨腿練成了一條好腿。

現在我給你看一個數字。

2020年，華為發布麒麟9000芯片。那是最后一批用臺積電5納米制程制造的麒麟——頂級工藝，頂級性能，CPU最高頻率3.13GHz。

然后制裁來了。

之后幾年，華為被迫退回到國內成熟制程，主頻一路下滑。性能不斷落后于同期的蘋果、高通旗艦。

2026年，何庭波在論文里披露了一個數字：采用邏輯折疊技術后，今年的麒麟CPU性能核心頻率，回到了3.1GHz。

你細品一下這件事——六年。世界上最頂級的半導體設計團隊之一，用了整整六年，回到了起點的頻率。

這六年不是白過的。邏輯折疊是真實的技術突破，3D堆疊架構是真實的創新，381顆量產芯片是真實的積累。

但這六年的代價，一個數字就能說清楚：3.13→（下滑）→3.1。

那臺積電、英偉達為什么沒先提出韜定律？

這個問題很關鍵。

不是他們想不到——時延是芯片性能瓶頸這件事，學界早就在討論。3D堆疊的概念，2001年東芝就開始做了。"把時間作為優化目標"，登納德1974年的論文里，內在邏輯本來就在那里。

原因很簡單：他們不需要。

臺積電3納米量產了，2納米在路上，幾何縮微這條路還有肉吃。你還能往前跑，干嘛要換跑法？

華為的處境是：前面的路堵死了。

沒得選，才能真的想清楚另一條路該怎么走。

歷史上這樣的案例不少。以色列因為沙漠缺水，把滴灌技術做到了全球領先。日本戰后資源匱乏，把精益生產做成了豐田模式。

約束，有時候真的是最好的老師——不是因為約束好，而是因為約束逼著你把一件事想透了，其他人沒這個動力。

所以，韜定律是真的，不是PPT。

381顆量產芯片是證明。麒麟回到3.1GHz是證明。邏輯折疊55%的密度提升是證明。

被逼出來的，不代表不好。

但這里有一個問題，我憋著講到現在——這條路，真的夠用嗎？

03

我們來算一筆賬。

何庭波在論文里給出了一個目標：到2031年，基于韜定律的高端芯片，晶體管密度將達到1.4納米制程的同等水平。

這是一個很有雄心的目標。從目前華為能用的成熟制程出發，到2031年走到1.4納米當量——五年，跨越好幾代工藝的性能差距，全靠3D堆疊和時間縮微來填。

聽起來很厲害。

但我們同時問另一個問題：2031年，臺積電在哪里？

臺積電2納米，2025年就已經量產了。1納米節點，按照現有路線圖，大概在2027到2028年前后。到2031年，他們大概率已經在研究埃米級工藝——也就是0點幾納米的東西。

所以這筆賬算下來是：華為在追，對手也沒停。

但這還不是最讓人難受的地方。

最讓人難受的是：臺積電、英偉達，他們也在做3D堆疊。

英偉達的H100、H200、B系列芯片，用的是臺積電的CoWoS先進封裝技術——把HBM顯存和計算芯片緊密堆疊在一起，大幅壓縮數據搬運的時延。

臺積電還有一套叫SoIC的3D芯片堆疊技術，英特爾有Foveros，三星有X-Cube。

這些技術，本質上和韜定律在做同一件事——把信號走的路變短，把時間壓下來。

差別在哪？

他們是在3納米、2納米這樣的先進制程基礎上，再疊一套3D堆疊。兩條腿走路，而且每條腿都比你長。

韜定律是在成熟制程上，用3D堆疊來彌補制程的差距。思路不錯，執行扎實，但起跑線不同。

從二樓往上蓋和從十樓往上蓋，都叫"蓋樓"，但到最后住進去的人，住的不是同一個高度。

這個差距，在AI算力上體現得最直接。

華為昇騰910B，目前國內AI訓練的主力芯片，FP16精度算力約256 TFLOPS。

英偉達H100，2022年發布，FP16精度算力1979 TFLOPS。

差距大約是7到8倍。

有人說：華為在追，差距在縮小。沒錯。昇騰的每一代都在進步，這是真的。但英偉達也沒在等——B100、B200接著出，GB200超級芯片接著出，算力數字每隔一年翻一番地往上走。

更關鍵的是：AI這場競賽，不是等你準備好了再開始的。

國內的大模型公司，現在最大的焦慮是什么？算力。能買到的英偉達卡越來越少，昇騰的生態還在追趕，每多等一年，和全球頂尖水平的差距就可能不是在縮小，而是在別的地方被重新拉開。

韜定律描繪的是2031年的藍圖。但AI的競爭，是今天的事。

還有一件事，討論韜定律的人很少提。

邏輯折疊的核心工藝，是混合鍵合——把兩片芯片在極近距離對準、粘合，精度要達到微米級。

何庭波在論文里有個細節：麒麟2026采用的混合鍵合間距，是1.5微米。這個精度，需要什么樣的設備來實現？

全球頂尖的先進封裝設備，來自美國的應用材料（Applied Materials）、荷蘭的貝西（Besi）、奧地利的EV Group，還有一些日德廠商。

這里我沒有結論，只有一個問題：光刻機的故事，大家還記得嗎？那個故事的起點，也只是一個"關鍵設備"。

這不是說先進封裝設備一定會重演那個故事。但如果不提前想清楚，等問題來了再想，代價會很大。韜定律打開了一條路，但這條路上有沒有新的關卡，值得認真去查。

最后還有一個問題。

韜定律是華為的。更準確地說，是華為海思這支隊伍的——中國芯片設計能力最強的團隊，沒有之一，背后是二十年的積累。

但中國的半導體產業，不只是華為一家。

有多少國內芯片設計公司，有能力把邏輯折疊這套3D堆疊體系用起來？有多少封裝廠，有能力做到1.5微米精度的混合鍵合？有多少EDA工具，能支撐這種跨層設計的仿真驗證？

一個國家的半導體實力，不是由最頂尖的那一家決定的。

是由整個產業生態決定的。

華為證明了頂點在哪里。但頂點和地基之間，還有很長的路。

04

我想先說一件事，給這篇文章校個準。

前三章我一直在潑冷水。但我不是在說華為不行，也不是在說韜定律是假的。

我想說的，是另一件事：歷史上，約束逼出來的技術，往往是真的。

1947年，貝爾實驗室發明了晶體管。這個發明，改變了整個人類文明的走向。

但你知道嗎？晶體管發明之后，整整二十年，它只是一個實驗室里的東西。直到1957年，一群工程師從貝爾實驗室出走，成立了仙童半導體；再到1968年，仙童的兩個創始人又出走，成立了英特爾——整個硅谷的半導體生態，才真正建立起來。

晶體管是起點，生態是終點。

這兩件事之間，隔了二十年，無數家公司，和整整一代工程師。

韜定律的意義，我認為應該這樣理解：它不是中國半導體"贏了"的宣言。它是一個證明：在極端約束下，一支頂級工程師團隊能走到哪里。

這兩句話，聽起來相似，但內涵差別很大。

前者是終點，后者是起點。

何庭波和她的團隊，用六年時間、381顆芯片，把一條路趟出來了。這是真實的貢獻，值得真實的尊重。但趟出來一條路，和這條路上跑滿了車，是兩回事。

韜定律需要的后續，不是一場慶功宴。

是封裝廠、設備廠、EDA工具鏈、設計公司——整個產業鏈上的每一個環節，都要跟上來。

有一個問題，我覺得比"韜定律牛不牛"更值得問：如果華為明天消失了，中國的半導體產業，還剩下什么？

這個問題聽起來很殘忍，但它直指要害。

一個健康的半導體生態，不應該是一家公司撐著天。它應該是：有十家公司能設計頂級芯片，有三五家工廠能制造先進器件，有完整的設備和材料供應鏈，有自己的EDA工具，有源源不斷從高校里出來的工程師。

任何一個環節，都不是靠一家公司的一個突破能解決的。

韜定律證明了頂點在哪里。但一個產業的真實能力，從來不是由它的頂點決定的，而是由它的平均水位決定的。

所以，為什么高興不起來？

不是因為韜定律不好。

是因為韜定律這么好，但我們清楚地知道——它是被逼出來的，背后是六年的代價；它解決了"能不能造"，但沒解決"夠不夠快"；它是華為的，還不是整個產業的；它打開了一條路，但這條路上還有新的關卡在等著。

知道這些，不是悲觀；知道這些，是清醒。

1947年，晶體管在貝爾實驗室誕生的那一天，沒有人舉國歡慶。那只是一個小小的技術突破，只有少數工程師知道它意味著什么。

二十年后，硅谷的燈亮了。韜定律，或許是中國半導體的1947年。

但1947年的意義，不是用來慶祝的，是用來問下一個問題的：接下來這二十年，我們怎么把生態建起來？

這才是真正的問題。

這不是一個勝利的故事。這是一個關于代價的故事，和一個關于起點的故事。代價，值得被記住。起點，值得被珍惜。

但它們都不是終點。

#我要上精選-全民寫作大賽#?

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