一個被堵了好幾年的中國公司，居然在自家門口讓美國頂尖學府的芯片專家公開點頭說＂這條路走得通＂——這本身就夠讓人琢磨一陣子的。

華為在上海一場國際芯片學術會議上拋出了一套繞開極紫外光刻機的全新設計思路，加州大學圣地亞哥分校的資深芯片科學家安德魯·B·卡恩看完之后明確表態——這套被叫做LogicFolding（邏輯折疊）的三維堆疊方案，技術上是可行的。這句話從一位美國學者嘴里說出來，分量不一樣。

先把這個評價的來頭交代清楚。卡恩在芯片設計自動化領域屬于元老級人物，他的判斷不是來自情緒，而是基于一個樸素的工程邏輯：華為不再去追求把晶體管做得更小，而是去縮短信號在芯片內各部分之間傳遞所需要的時間。換句話說，路堵在前面走不通，那就改成走天上。

接下來要解釋的是——華為到底拿出了什么東西。

發布人是華為公司董事、半導體業務部總裁何庭波。場合是IEEE電路與系統國際研討會，業內通稱ISCAS 2026。她拋出的概念有兩個層級：底層叫＂韜（τ）定律＂，對標的是被無數人念了幾十年的摩爾定律；上層是具體架構，就是LogicFolding。

打個糙一點的比方。過去幾十年，做芯片像蓋平房，地皮就那么大，要裝更多人就只能把屋子蓋小。可現在地皮被人攔著不讓動，華為就琢磨——為什么不往上蓋樓？把電路從一層攤開變成多層堆疊，晶體管之間的電信號不用再繞遠路，速度上來了，密度也上來了。

數字擺出來是這樣的。相比上一代麒麟9030 Pro，麒麟2026的晶體管密度大幅提升了53.5%，達到了238MTr每平方毫米，理論上與英特爾18A工藝持平，接近臺積電初代3納米。這是上一代到下一代的跨度。再遠一點，華為給2031年畫的圈，是要在等效密度上摸到1.4納米節點的門檻。

注意＂等效＂兩個字。華為瞄準的是1.4納米節點的等效架構密度，靠垂直堆疊實現，而不是真正用1.4納米光刻刻出來。這是個關鍵差別，后面要再說。

為什么華為非得走這條偏路？根子在那臺中國買不到的機器上。

全球只有一家公司，荷蘭的阿斯麥，能生產能夠把精細電路圖案刻印在硅晶圓上的極紫外光刻機；阿斯麥雖然還能向中國出口深紫外光刻機，但只能是干式的那種，性能差了一檔。臺積電、三星敢做3納米、2納米，靠的就是這臺機器。買不到，先進制程的物理路線就基本斷了。

但物理路線斷了不等于游戲結束。英偉達CEO黃仁勛在被問到這件事時表示，華為這種做法，可以在不把半導體制程線寬變得更細的情況下，把晶體管數量加倍，甚至增加3到4倍，這是一種非常好的技術。黃仁勛緊接著補了一句——臺積電類似的活兒已經干了將近十年。

這句＂補刀＂其實挺關鍵，它把華為這次發布的真實定位講清楚了：思路本身在業界并不陌生，過去主要用在封裝和存儲芯片上；華為的不同在于，把它直接搬到了邏輯芯片的內部架構里，用來當作繞過光刻封鎖的主路徑。

那這條路有沒有坑？有，而且不小。

最直接的麻煩是熱。原來芯片是一層樓，發熱點攤開，風扇一吹就完事；現在變成多層疊起來，夾在中間那一層產生的熱怎么散出去，是個真問題。華為自己在演講中也沒回避——現有的芯片設計軟件難以適配這種新架構，元件垂直堆疊造成的散熱難題，會隨著技術規模擴展到數據中心場景而愈發嚴峻。

業內的批評則更尖銳一些。Omdia高級首席分析師馬諾杰·蘇庫馬蘭把話說得很直白：這種密度提升是靠巧妙的封裝實現的，并非晶體管本身的縮小，不能與臺積電或英特爾真正的1.4納米晶體管相提并論；他還指出華為從未提及漏電問題，這在任何嚴肅的半導體披露中都是一個值得玩味的遺漏。

DGA集團的技術負責人保羅·特里奧洛也在CNBC采訪中潑了點冷水：堆疊或折疊設計確實能帶來有效的密度提升，但并不意味著華為已經解決了真正1.4納米級制造所涉及的工藝、良率、功耗、散熱和器件性能的全部問題。

伯恩斯坦那邊的看法也類似：堆疊更多層可以提高晶體管密度，但同時也會提高功率密度和芯片過熱的風險，良率和成本是阻礙大規模應用的另一道坎。

所以＂可行＂是一回事，＂做成＂是另一回事。卡恩的肯定，肯定的是底層邏輯能跑通，不是說華為已經把所有工程難題啃干凈了。

不過有幾個支撐性的進展，外界不太關注，但其實挺重要。

一個是設計工具。芯片設計軟件這塊過去多年被美國的Synopsys和Cadence牢牢攥著，國內做3D架構如果沒趁手的工具，再好的想法也只能停在PPT上。

北京大學集成電路學院公開了一款專門為LogicFolding架構定制的電子設計自動化原型工具，這套工具采用＂真三維＂思路，把整顆多層芯片當作一個垂直的整體來優化；在對開源電路設計的早期測試中，內部連線總長度減少了30%，性能和熱管理也都有改善。

另一個是積累。華為不是這次開會才開始搞這套東西的。LogicFolding將首先在2026年秋季上市的麒麟智能手機芯片上完成商用首秀，華為芯片部門在過去六年里基于韜定律框架已經量產了381款芯片，覆蓋了智能手機和AI計算領域，預計到2030年這套辦法也會用到昇騰AI芯片上。也就是說，思路在內部跑了快六年了，發布只是把家底亮出來。

還有個細節挺有意思。麒麟2026這一代用的邏輯折疊其實相當保守——混合鍵合間距是1.5微米，折疊只針對關鍵路徑選擇性應用，沒有在整個設計中全面鋪開。即便是這種＂半油門＂狀態，麒麟2026的CPU性能核心頻率提升到了3.1GHz，最大時鐘頻率提升了將近13%。這意味著上限還沒碰到。

資本市場的反應也別有意味。發布消息出來當天，港股市場上中芯國際跳漲了7.6%，這種幅度不算小。

最后值得說一句的是美國那邊的反應。據美國信息技術與創新基金會2025年10月發布的一份報告，美國的出口管制反而刺激了華為的內部能力，迫使這家公司獨立重建2020年之前由臺積電提供的那部分能力。這個表述很克制，但意思已經出來了——出口管制原本想達到的效果和實際產生的效果，可能不是一回事。

回過頭來看華為這件事，真正值得琢磨的不是某一顆芯片，也不是2031年那個目標能不能按時兌現。更有意思的，是工程師在面對一堵墻的時候，給出的應對方式。

不和封鎖方比誰刻得更細，比比誰排得更巧。這或許才是LogicFolding這套架構在產業意義上的真正重量——它把＂繞過去＂這件事，從一種被動的應付，變成了一種主動的設計哲學。

至于這條新路最終能走多遠，秋天上市的麒麟新機會給出第一份成績單，而2030年前后投入的昇騰AI芯片，才是真正的大考。