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華為半導體負責人何庭波正式發布《面向多層級電子系統的時間縮微理論》V2版本
7月3日,華為半導體負責人何庭波正式發布《面向多層級電子系統的時間縮微理論》V2版本,也就是業內熱議的“韜定律”。相比5月首版論文,新版本補齊實測數據、工程落地方案與產品迭代路線,一套完整可量產的國產芯片升級理論正式落地,堪稱國內半導體產業里程碑式突破。
過去數十年,全球芯片發展依靠摩爾定律,靠縮小晶體管尺寸提升性能,而2nm、3nm制程高度依賴EUV高端光刻機,成為國內產業難以逾越的壁壘。韜定律另辟蹊徑,不再單純追求平面尺寸縮小,以信號時間常數τ為核心,依靠Logic Folding邏輯折疊、3D混合鍵合堆疊技術,在成熟14nm、28nm工藝基礎上,通過垂直堆疊實現比肩先進制程的算力與芯片密度。
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V2論文最大亮點,就是補上產業化關鍵細節
本次V2論文最大亮點,就是補上產業化關鍵細節。文中詳細拆解混合鍵合齒比核心技術,同步公布大量實測量化數據,搭配麒麟、昇騰芯片清晰演進路線,直接證明這條技術路線并非紙上理論,而是能夠落地量產、大規模商用的成熟方案。
該理論落地將全面盤活國內整條芯片產業鏈,利好覆蓋多個核心賽道。先進封測行業迎來長期增量,高密度晶圓堆疊、混合鍵合需求持續爆發;中芯、華虹等成熟制程晶圓廠價值重估,不用死磕高端光刻也能產出高性能芯片;同時帶動3D EDA、鍵合設備、特種拋光材料等國產替代加速。
縱觀全球半導體發展史,摩爾定律由海外企業主導,而韜定律是我國首次推出完整、可商業化的后摩爾時代縮放理論,標志國內芯片產業從技術追趕,轉向自主定義行業發展標準。
當然技術規模化落地仍需2-5年周期,短期行情呈現結構性機會,先進封裝、3D設備、國產EDA賽道最先受益。長遠來看,韜定律打通國產芯片自主升級全新通道,徹底緩解高端制程封鎖壓力,為國內半導體打開全新成長天花板。
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