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作者｜張雅婷

編輯| 楊 錦

“我們的解決方案走得通，走得遠(yuǎn)。我們新芯片的性能完全可以持續(xù)對標(biāo)另外一條路徑。”

身著深藍(lán)色西裝、戴著銀色邊框眼鏡，一向以低調(diào)著稱的華為芯片掌門人何庭波罕見亮相，帶來了一場令外界轟動的重磅演講。

5月25日，在電氣電子工程師學(xué)會（IEEE）舉辦的國際電路系統(tǒng)研討會ISCAS 2026上，何庭波發(fā)表了指導(dǎo)半導(dǎo)體產(chǎn)業(yè)發(fā)展的新原則——韜（τ）定律。這是中國在全球半導(dǎo)體領(lǐng)域首次提出指導(dǎo)產(chǎn)業(yè)發(fā)展的新原則。

何庭波透露稱，在過去六年的實踐中，基于韜(τ)定律，華為已成功設(shè)計并量產(chǎn)了381款芯片。預(yù)計到2031年，基于該定律的高端芯片晶體管密度將達到1.4納米制程的水平。

在發(fā)表演講的同一天，何庭波在中國科學(xué)院科技論文預(yù)發(fā)布平臺上發(fā)表署名論文《多層電子系統(tǒng)的時間縮微理論（A Time Scaling Theory for Multi-Layer Electronic Systems）》，具體解讀“韜（τ）定律”，并披露了華為麒麟芯片、昇騰芯片相關(guān)路線圖規(guī)劃。

（圖片來源：中國科學(xué)院科技論文預(yù)發(fā)布平臺官網(wǎng)）

華為發(fā)布韜(τ)定律

目標(biāo)5年后實現(xiàn)1.4nm等效性能

作為華為芯片業(yè)務(wù)掌門人，何庭波自1996年便加入華為，歷任芯片業(yè)務(wù)崗位、研發(fā)部長、海思總裁、2012實驗室總裁，現(xiàn)任科學(xué)家委員會主任、ITMT 主任、半導(dǎo)體業(yè)務(wù)部總裁。

在何庭波的帶領(lǐng)下，華為推出了麒麟、昇騰等一系列性能領(lǐng)先業(yè)界的芯片，確保了公司在遭受制裁時的供應(yīng)鏈穩(wěn)定，為華為業(yè)務(wù)發(fā)展奠定了堅實基礎(chǔ)。

即使成就斐然，何庭波卻十分低調(diào)，鮮少在公眾場合現(xiàn)身，在網(wǎng)上也很難找到她的相關(guān)視頻和影像資料。

而今天何庭波的發(fā)言，可謂是向行業(yè)丟出了一顆“技術(shù)炸彈”。

眾所周知，近年來主導(dǎo)半導(dǎo)體產(chǎn)業(yè)半個多世紀(jì)的摩爾定律，正面臨嚴(yán)峻的物理極限和經(jīng)濟效益雙重挑戰(zhàn)。

面對晶體管幾何縮微放緩，晶體管成本紅利消退等發(fā)展困境，如何跨越傳統(tǒng)工藝路徑的局限，探索出一條全新的可持續(xù)演進路線，以滿足當(dāng)下呈指數(shù)級攀升的計算性能需求，已成為全球半導(dǎo)體行業(yè)亟待攻克的共同難題。

為此，何庭波在演講中正式發(fā)表“韜（τ）定律”，提出以“時間(τ)縮微”替代“幾何縮微”作為半導(dǎo)體與電子系統(tǒng)演進的新指導(dǎo)原則——通過邏輯折疊等創(chuàng)新技術(shù)，持續(xù)壓縮信號傳播時延，不斷提升晶體管密度，從而實現(xiàn)半導(dǎo)體與電子系統(tǒng)的持續(xù)演進。

“我們?nèi)〉昧艘幌盗袃H靠先進制程工藝難以取得的進步。”何庭波透露稱，將于今年秋季面世的“麒麟2026”手機芯片是邏輯折疊技術(shù)的首次成功實施。

它基于全新的自由邏輯設(shè)計理念，由單層擴展到雙層，并實現(xiàn)晶體管密度等指標(biāo)的大幅提升。而諸如此類的大量創(chuàng)新，會逐步落地到2027年及之后的量產(chǎn)芯片中。

何庭波預(yù)計，到2031年，基于該定律的高端芯片晶體管密度將達到1.4納米制程的水平。

有業(yè)內(nèi)觀點認(rèn)為，韜（τ）定律是中國在全球半導(dǎo)體領(lǐng)域首次提出指導(dǎo)產(chǎn)業(yè)發(fā)展的新原則，堪稱中國半導(dǎo)體從 “跟隨” 到 “定義路線” 的里程碑。

何庭波署名論文解讀

就在何庭波發(fā)布演講的同一天，一篇何庭波署名的論文《多層電子系統(tǒng)的時間縮微理論（A Time Scaling Theory for Multi-Layer Electronic Systems）》在中國科學(xué)院科技論文預(yù)發(fā)布平臺上正式發(fā)表。

這篇論文對“韜（τ）定律”進行了更加具體的解讀，并詳細(xì)披露了華為麒麟芯片、昇騰芯片的路線圖規(guī)劃。

據(jù)了解，韜(τ)定律提出以“時間(τ)縮微”替代“幾何縮微”，以引導(dǎo)半導(dǎo)體演進。形式上，τ被視為一個分層構(gòu)造，可以分解為：τ = f(τ_transistor, τ_circuit, τ_chip, τ_system)

其中，τ_transistor、τ_circuit、τ_chip和τ_system分別代表晶體管、電路、芯片和系統(tǒng)層的時間常數(shù)。

τ的工作空間跨越約十二個數(shù)量級的時間（皮秒到秒）以及相當(dāng)范圍的空間（納米到千米）。在每一層，都有不同的機制可用于縮減τ。

首先是晶體管層：優(yōu)化內(nèi)在開關(guān)延遲，降低局部互連的寄生電阻與電容；其次是電路層：通過垂直集成（3D堆疊）縮短導(dǎo)線長度等，解決RC傳播延遲；

然后是芯片層：通過架構(gòu)、流水線深度及內(nèi)存層級降低計算與訪存時延；

最后是系統(tǒng)層：優(yōu)化互連拓?fù)洹f(xié)議棧和互連架構(gòu)設(shè)計，縮短端到端消息同步時間。

τ縮微理論的量產(chǎn)級驗證，首先是在移動領(lǐng)域完成。通過邏輯折疊技術(shù)，華為將數(shù)字、模擬和存儲電路垂直堆疊在不同的晶體管層，遵循時間縮微原則聯(lián)合優(yōu)化性能、功耗和面積。

以即將發(fā)布的麒麟2026芯片為例，晶體管密度在單代之內(nèi)從155MTr/mm2（每平方毫米1.55億個晶體管）階躍提升至238MTr/mm2（每平方毫米2.38億個晶體管），這在過去幾何摩爾定律下需要3年才能達到。SoC性能和功耗效率提升41%，最高主頻提升近13%。

論文中提到的麒麟芯片核心頻率演進路線圖顯示，2029年麒麟芯片的CPU核心頻率將邁向4GHz。

而在AI集群中，何庭波表示，超過80%的能源消耗在數(shù)據(jù)移動上。因此，減少數(shù)據(jù)在傳輸中耗費的時間比單純提高算力更關(guān)鍵 。

于是，τ縮微在AI集群上通過三個層面來實現(xiàn)：系統(tǒng)互連架構(gòu)（Unified Bus）、近封裝光學(xué)引擎（Hi-ONE）以及3D折疊封裝（3D Folding）。

論文預(yù)計，2030年昇騰990 AI芯片將引入邏輯折疊技術(shù)。2035年，硬件集成度預(yù)計將增長100倍以上。

何庭波在文章末尾強調(diào)，τ時間縮微理論是一個開放體系，并非已經(jīng)完美，仍有數(shù)個重大的系統(tǒng)性挑戰(zhàn)需要整個產(chǎn)業(yè)鏈協(xié)同攻克，包括EDA工具鏈更新、晶圓間工藝偏差等。

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