文：王智遠 | ID:Z201440

上周四，半導體回調，趁勢加了點倉。

CPO那邊漲得沒邊了，我覺得，錢接下來大概率往半導體主線流。買完也就沒太放心上，結果今天一開盤，半導體直接被拉飛了。

原因是華為發了個東西，叫「韜定律」，朋友圈刷屏，券商群也在轉。我一開始以為是又發新芯片了，點進去一看，不是那回事。

01

這是一條「定律」，華為說，它要替代摩爾定律。

說實話，這玩意兒已經超出我的知識范圍了，半導體吧，大方向我能看出個大概，但芯片設計細節，我純外行一個。

于是，花了大半天去查。何庭波在IEEE上發的那篇論文原文我啃了一遍，中英文的行業分析翻了七八篇，有些段落反復看了三遍才算弄明白。

查完之后發現，這事兒最有意思的地方，是查資料過程中，撞上一個事兒，很震驚：「納米」這個數字，是假的，我之前也不知道。

你買手機，看到「3納米芯片，比上一代5納米更先進」，本能覺得3比5小，越小越好，我也一直這么以為的。

結果不是的，3納米芯片里面，沒有任何一個物理特征真的是3納米。

給你算筆賬：一個硅原子的直徑大概0.21納米；3納米，就是15個硅原子排在一起的寬度；一顆晶體管有柵極、溝道、源極、漏極，這么多結構全塞進15個原子的空間里？

造不出來的。

真實情況是，「3納米制程」里最小的物理特征尺寸大概在13納米左右；這話是一個在半導體行業干了多年的工程師發在Medium上的技術文章，我反復對過好幾遍。

那「3納米」這個名字到底怎么來的？

我又往歷史上翻；美國有個半導體行業媒體叫EEJournal，寫過一篇好文章，標題直接叫《No More Nanometers》，別再提納米了。

里面提到一段歷史：

Intel從1972年的10微米工藝到1995年的0.35微米工藝，整整23年，制程名稱都對應真實的柵極物理長度，那時候說「0.35微米」，芯片上真的有個東西是0.35微米。

1997年之后，就不是這么回事了，制程數字開始跟物理尺寸脫鉤，越往后越離譜。

芯片拆解機構TechInsights寫了篇評論，標題叫《Nanometer Nonsense》，翻譯過來就是「納米胡扯」。

里面說臺積電和三星，直接把5納米工藝改標成4納米賣給客戶，工藝一個字沒改，換個標簽就算「新一代制程」。

還有一組數據更直觀：

Intel「10納米」制程的晶體管密度大概是102 MTr/mm2。臺積電「7納米」的密度大概是96 MTr/mm2。

Intel的10納米，比臺積電的7納米還要密，一家的10比另一家的7更先進；到這個份上，數字已經不是用來衡量任何東西的了。它成了一個商標。

說白了，全球半導體行業那個最核心的度量標準，「幾納米」，從1997年就不再是一個測量值了，它變成了一套行話，大家約定俗成的排序系統，誰的數字小誰就「更先進」。

至于跟芯片的物理現實還有沒有關系，已經沒人較真了。

這些資料查完，我腦子里蹦出來的第一個念頭：這把用了將近三十年的尺子，底下居然是空的；那華為今天做的事，性質就變了，它試圖在說：這把尺子，該換了。

02

既然知道尺子是假的，那假了將近三十年，怎么沒人換？我查下去才明白，是沒人敢換。

先說說背景。

摩爾定律這東西，嚴格來說根本不是一條「定律」，1965年，戈登·摩爾在《Electronics》雜志上發了篇文章，他觀察到一件事：

集成電路上的晶體管數量大概每兩年翻一番。就這么多，一個人的一次觀察。

它跟牛頓定律、熱力學定律完全兩碼事。那些是自然規律，你認不認它都在那兒，摩爾定律它能成立，因為整個行業選擇讓它成立。

我查到一個組織叫ITRS，全稱「國際器件與系統路線圖」。

這幫人從1998年到2016年，專門干一件事：提前好幾年告訴全行業，下一個制程節點叫什么名字，應該達到什么指標。

你品品，一個行業的進步速度，被提前安排好的，這張路線圖一發出來，整條產業鏈就開始跟著它轉。

EDA公司知道往哪個方向開發設計工具了，晶圓廠知道產能怎么排、價格怎么定了，芯片設計公司的產品規劃有時間表了，投資人手里的估值模型有錨點了，客戶的驗收標準有依據了。

一張表，管了一整條鏈，這就是摩爾定律真正的力量。

它是一份產業合同，整條供應鏈簽的是同一份協議，用同一套語言，踩同一個節拍。

我們現在回過頭想，那個「納米」數字早就跟物理現實脫鉤了，大家還在用，為什么？

因為換尺子的代價，比忍受一把不準的尺子，大太多了。

你換個度量標準試試，從設計工具到晶圓廠報價，從產品路線圖到資本市場的估值邏輯，全得跟著翻一遍。

所以，牽一發動全身，沒人愿意為了「更準確」三個字，去掀掉整張桌子。

我覺得這才是理解華為「韜定律」的鑰匙；很多人看到華為提出τ縮放，第一反應是，技術行不行？技術當然重要，但真正難的是共識。

摩爾定律花了六十年建立的東西，是一套讓全球幾千家公司同步運轉的協調機制；華為要挑戰一份簽了六十年的行業合同，這才是這件事真正的分量。

03

說到這兒，可以看華為拿出來的那把新尺子了。

韜定律，學名τ縮放；τ是希臘字母，讀作「tau」，在電路理論里代表時間常數；說人話就是：信號從一個狀態切到另一個狀態，要花多長時間。

舊尺子量空間，晶體管能縮多小；新尺子量時間，信號能跑多快。

這兩把尺子的差別，是把整個「進步」的定義都給你換了。

舊尺子的邏輯很線性：你要芯片更快，就得把晶體管做得更小；要做得更小，就得用更先進的光刻機；路就一條，設備就那么幾家能造，臺積電和ASML掐住了這條路的喉嚨。

華為什么處境大家都知道，EUV光刻機買不到，最先進的制程節點用不上，按舊尺子的邏輯，路就堵死了。

τ這把尺子打開了一個完全不同的局面。

信號跑得快不快，看一個公式：τ = R × C。R是電阻，C是電容。要讓τ降下來，路子不止一條，可以降R，可以降C，也可以倆一塊降。

關鍵在哪兒呢？R和C能下手的地方，不光在晶體管那一畝三分地上。

互連線能調，走線方式能改，電路的堆疊結構能變；再往上，芯片架構能重新設計，系統層的總線協議也能換。

換句話說，從底到頂，處處都有空間可以摳，只要最終的τ在往下掉，性能就在漲。

另外，何庭波的論文把這套體系拆了四層。

最底下那層叫器件層，說白了，折騰晶體管本身的電阻和電容，讓它們別那么「堵」；第二層是電路層，她提了一個核心玩法，叫「邏輯折疊」。

這概念我琢磨了好一陣才搞明白。

傳統芯片啥樣呢？所有邏輯門都攤在一個平面上，信號要從這頭狂奔到那頭。路一長，電阻電容全上來了，τ自然就高。

邏輯折疊干的事是：

把關鍵路徑上的電路從平面「折」起來，像疊被子一樣，摞到兩層甚至更多層，再用混合鍵合技術把上下層連上，走線距離一短，R和C嘩啦啦往下掉。

論文里給了組數據，我核過：

工藝節點不變的情況下，邏輯折疊把晶體管密度干到了提升53.5%，能效提升了41%；不換光刻機、不換產線，純靠設計手法摳出來的。

還有一張麒麟芯片的頻率路線圖，挺直觀的。

2023年麒麟9000s，主頻2.6 GHz。2024年麒麟9020，2.65 GHz。2025年麒麟9030 Pro，2.75 GHz。這三代走的都是傳統平面設計。

2026年秋季要發的麒麟2026，上邏輯折疊了，頻率一下跳到3.1 GHz。論文里還預測，到2029年能干到4 GHz。

注意看：

2.75到3.1，制程一個字沒動，頻率了12.7%。按舊尺子看，這事兒不該發生；按新尺子看，τ在降，性能在漲，完全說得通。

芯片層和系統層我就不細說了，大概意思是：

靠軟硬件全棧配合來壓縮執行時間，靠重新設計總線協議來降低通信延遲，AI系統那邊的目標更大，預計到2035年硬件集成度能漲100倍以上。

說回最核心的，τ和「納米」最大的區別就一句話：納米只給你指了一條路，τ劈開了一整個面。

可以在器件、電路、架構、系統上動手；四層全開，你隨意；光刻機不是最先進的？沒事，在其他三層找補回來就行。

當然不是說制程不重要，能拿到最先進的工藝，τ肯定降得更快，何庭波在論文里也說了，就算幾何縮放繼續往前走，τ優化依然獨立有效，兩邊不沖突。

它跟制程是補充關系，只不過當制程那條路走不通的時候，給畫了另外幾條路；一把舊尺子只認一條路，一把新尺子認四條路，這就是區別。

04

不過話說回來，發明一把新尺子是一回事，讓全世界都認這把尺子是另一回事，這中間的距離，比大多數人想的要遠得多。

何庭波自己在論文里也沒繞開這些坎。我捋了捋，至少三道硬關。

第一道，工具鏈。

現在全球芯片設計用的EDA工具，什么Synopsys、Cadence、Mentor，整個軟件體系都是圍著「幾何縮微」建的。

你要用τ縮放的思路去設計芯片，工具得跟著變。

邏輯折疊把電路從平面折成了立體，傳統EDA那套布局布線的算法處理不了這種結構，這是底層設計范式的遷移，不是小修小補。

第二道，基準測試。

舊體系里，你說自己「3納米」，大家心里有個譜，知道大概對應什么級別的性能和密度。數字雖然不準，好歹有個共識。

τ縮放要建立可信度，得拿出一套自己的基準測試體系。

何庭波在論文里也提了，叫「τ輪廓基準」，要讓每一層的τ值能被量化、被比較、被同行驗證，這套東西現在還不存在。

沒有公認的基準，「等效1.4納米」就只是華為自己報的一個數；跟當年「納米」從真實度量滑向營銷標簽的起點，沒有本質區別。

第三道，也是最難的，利益格局。

臺積電、三星、Intel，現行的納米體系對它們有利。它們手里有最先進的光刻機，有最成熟的制程工藝。按舊尺子量，它們就是行業標桿。

你讓它們換一把新尺子，換一套對自己不一定有利的評價體系，憑什么？這是權力問題。

我查了一些歷史上度量衡更替的例子，越查越覺得這事兒不樂觀。

米制取代英制，法國大革命時期就開始推了；到今天，美國還在用英尺英寸。兩百多年，換了個長度單位都沒換徹底。經濟學領域也一樣。

GDP作為衡量國家發展的核心指標，毛病一堆，上世紀九十年代就有人提「人類發展指數」要取代它；三十年過去了，全世界財經新聞第一行寫的還是GDP。

尺子一旦嵌入了一整套運轉體系，它就成了基礎設施的一部分；你要拆它，就是在拆整個地基。

所以，韜定律的走向，我理解的，大概是這樣的：

技術層面，它真的有點東西；381款芯片量產不是PPT，53.5%密度提升和41%能效提升是硬數據，麒麟2026秋天發布就是驗證窗口。

不過得說清楚一件事：

這381款里，大多數走的是傳統設計下的τ優化，真正用上邏輯折疊的，麒麟2026是第一款。這個數字證明τ思路在廣泛場景下可用，不是說381款都達到了旗艦級的性能躍升。

這些數字扛不扛得住市場檢驗，幾個月后就能見分曉，但真正的考場在會議室里。

有沒有第二家公司愿意用τ來衡量自己的芯片？有沒有EDA廠商愿意圍著τ去開發新工具？有沒有一份新的行業路線圖，能讓哪怕十家公司坐在同一張桌子前，看同一張表？

一家公司可以發明一把尺子，讓整個行業認這把尺子，需要的是另一種能力。

摩爾定律走到今天，是物理極限、經濟規律雙重夾擊下，慢慢失效的；韜定律能不能接上位置，取決于它能不能從華為的內部方法論，長成一份全行業的共識。

這件事，我希望很快成為共識，尤其是中國芯片領域的共識。

參考文獻：

T. He, "A Time Scaling Theory for Multi-Layer Electronic Systems," IEEE ISCAS 2026 Keynote, 2026.G. E. Moore, "Cramming More Components onto Integrated Circuits," Electronics, 1965.K. Jones, "No More Nanometers," EEJournal, 2020.L. Gwennap, "Nanometer Nonsense," TechInsights, 2022.[5] M. Traverso, "A Node by Any Other Name," Medium, 2024.