里程碑一幕。

5月25日，華為公司董事、半導體業務部總裁何庭波正式提出“韜(τ)定律”，這是中國在全球半導體領域首次提出指導產業發展的新原則，迅速刷屏。

在中國半導體產業，何庭波并不是一個陌生名字。她是華為海思創始人之一，長期主導華為芯片研發與戰略。猶記得2019年，何庭波寫下那封著名的海思全員信，字字激蕩。

七年后，她再次站到臺前，為中國芯片史留下新的注腳。

01 引言：當一條路被堵死

2026年5月25日，上海。何庭波站上國際電路與系統研討會的講臺，代表華為正式提出“韜（τ）定律”。當天科創50指數暴漲近6%，中芯國際市值沖破12500億——市場用真金白銀投了票。

但熱鬧背后，真正值得追問的是：華為到底干了件什么事？

要回答這個問題，不能只看技術本身。韜定律的誕生，從根本上說是華為戰略邏輯的產物。它不是一個偶然的技術突破，而是一套經過二十多年錘煉的管理哲學在極端困境下的自然結果。

華夏基石領銜專家、華為高級管理顧問黃衛偉教授曾歸納華為的核心經營目標：追求長期有效增長，而非利潤最大化。2024年，華為利潤下降了350多億，但研發投入卻高達1600多億，占銷售收入的25%。在短期利益與長期發展之間，華為的選擇從來不含糊。

韜定律，正是這種“長期主義”在芯片領域的具體投射。當摩爾定律這條路越走越窄、越走越貴，當外部封鎖把最先進的制程工藝擋在門外，華為的選擇不是硬闖，而是——另開一條路。

02

“地瘦栽松柏”：

困境倒逼出的戰略選擇

任正非2025年接受采訪時說過一段話：“我們單芯片還是落后美國一代，我們用數學補物理、非摩爾補摩爾，用群計算補單芯片，在結果上也能達到實用狀況。”

這句話里藏著華為應對困境的核心方法論：不跟你在同一個維度上競爭。

過去六十年，全球半導體產業一直圍繞摩爾定律的“幾何縮微”邏輯運轉。晶體管越做越小，性能越來越高——這條路由美國定義、由西方主導。中國芯片產業始終在別人設定的賽道上追趕。

但對華為來說，這條賽道在2019年后被堵死了。最先進的光刻機和代工服務都拿不到了。

困境有兩種應對方式。一種是怨天尤人，另一種是把困境變成創新的催化劑。

有評論將華為的選擇比作“地瘦栽松柏，家貧子讀書”。貧瘠的土地長不出嬌貴的花，卻養得活扎根深處的松柏；困頓的家境供不起紈绔的子弟，卻逼得出寒窗苦讀的功名。逆境不是終點，而是另一種生長的起點。

黃衛偉在研究華為模式時指出，華為的成功既有必然性，也有偶然性。必然性來自改革開放釋放的民營企業活力；偶然性則在于任正非這個人——他是一個能把政治、經濟、企業管理與運營有效結合在一起的人。

正是這種獨特的企業家素質，讓華為在面對封鎖時，沒有選擇“硬碰硬”，而是重新思考了一個根本問題：芯片進步的本質到底是什么？

03

戰略洞察：

重新定義“進步”的本質

韜定律的核心洞察極具穿透力：過去六十年，更小的晶體管之所以能提升系統性能，本質原因不是空間縮小，而是它們開關速度更快、信號傳輸距離更短。幾何縮放只是壓縮時間的工具，時間本身才是目的。

何庭波在論文中把這個邏輯講得很清楚：晶體管越小，開關越快；互連越密，信號跑得越短；集成度越高，數據跨的邊界越少。空間縮小，始終只是壓縮時間的手段。

基于這個洞察，華為提出了以“時間（τ）縮微”替代“幾何縮微”作為半導體演進的新指導原則。τ代表時間常數，即信號完成一次狀態切換所需的時長。韜定律的目標是系統性降低這個τ值——不管用什么方法，只要信號跑得比原來快，芯片性能就上去了。

這個思路的妙處在于，它繞開了那個死結：沒有最先進的光刻機，一樣可以做高性能芯片。

用黃衛偉的話說，這叫“追求在一定利潤率水平上的成長最大化”。華為不追求利潤最大化，因為利潤最大化“實際上是透支未來、損害公司的戰略地位”。同樣的邏輯適用于芯片：不追求單純的“納米競賽”，而是追求系統級的持續優化。

華為顧問吳春波教授總結過“任正非的3張底牌”：保持開放、自我批判和持續對標學習，稱這是華為由小到大，直至超越對手、成為行業領袖的內在驅動力。這也是華為的內在成長邏輯的三個關鍵出發點，可以稱之為華為成長的“三元內在驅動力模型”。吳春波教授還在《華為管理哲學》一書中指出，華為的核心價值主張是“以客戶為中心”。應用到芯片上，客戶要的不是“多少納米”，而是“夠不夠快、夠不夠省電”。韜定律把評價標準從“你用了幾納米”轉向“你壓縮了多少時間”，本質上是以客戶價值為衡量尺度。

04

戰術落地：

邏輯折疊與六年381款芯片

韜定律不是紙上談兵。何庭波在演講中披露，過去六年，華為基于這一路線設計和量產了381款芯片，覆蓋通信、汽車、手機、AI計算等領域。

實現這一目標的核心技術叫“邏輯折疊”。

傳統芯片把所有電路鋪在同一個平面上，信號水平傳播，線路越長延遲越大。邏輯折疊把關鍵電路拆分到垂直堆疊的多層芯片上，層與層之間直接打通，信號可以上下穿行。

何庭波論文中公布的2026款麒麟芯片實測數據，驗證了這條路線的可行性：晶體管密度從每平方毫米1.55億顆躍升至2.38億顆，單代漲幅55%——而同等幅度的密度提升，傳統路線通常需要三年和一次完整的制程換代。能效提升41%，最高主頻漲了近13%，信號布線長度縮短約30%。所有這些數據，均在固定制程節點內取得，沒有依賴新的光刻工藝。

這就是“用數學補物理，非摩爾補摩爾”的實戰版本。

華為預計，到2031年，基于韜定律的高端芯片晶體管密度將達到1.4納米制程的同等水平。制程工藝并沒有做到1.4納米，但通過系統級優化，達到了與之相當的性能密度。

黃衛偉曾提出一個觀點：企業的長期戰略本質上是圍繞“怎么成為行業領導者、怎么作行業領導者”展開的。韜定律的發布，標志著華為在半導體領域完成了從“追趕者”到“定義者”的戰略躍遷。它不再是在別人設定的規則下競爭，而是開始參與制定規則。

05

戰略哲學：

不追求“推翻”，追求“增益”

需要說清楚一點：韜定律不是為了推翻摩爾定律。

何庭波在演講和論文里從來沒有說過摩爾定律沒用了。恰恰相反，她的態度是：兩條路線可以并行。摩爾定律管空間密度，韜定律管時間效率。最好的方案是兩條路一起走。

這符合華為一貫的戰略哲學。黃衛偉在解讀華為經營目的時指出，華為不追求“非此即彼”的替代，而是追求“長期有效增長”。韜定律不是在摩爾定律之外另搞一套，而是在摩爾定律之上做新的增益。

事實上，如果能用上最先進的制程工藝，再加上邏輯折疊，那才是真正的“兩條腿走路”。韜定律的意義在于，它給了行業一個不同的優化維度，而不是要取代原有的維度。

何庭波在論文結尾寫了一段話：“未來十年要做的事已經明確。仍有大量問題尚未解決，沒有任何一家企業能夠獨自應對。工具鏈、行業標準、基準測試、器件物理和經濟模型，都需要來自整個行業的共同貢獻。這篇論文既是一份來自實踐一線的報告，也是一封邀請函。”

這段話體現了華為的另一條重要理念：開放合作。任正非多次強調，華為的成功離不開與全球科學家的合作。即便在封鎖之下，華為依然堅信“未來一定屬于開放合作”。韜定律的發布，某種意義上就是向全球產業界發出的合作邀請。

06

對中國芯片產業的意義

韜定律對中國半導體產業的最大價值，可以用一句話概括：它證明了一條不需要最先進光刻機也能做出高性能芯片的路是走得通的。

過去幾年，中國芯片最大的“卡點”就是EUV光刻機。沒有EUV，就做不了先進工藝，做不了先進工藝，就被認為做不出高端芯片。這是一個看似無解的死循環。

韜定律給出了一個不同的答案：不一定非要死磕EUV。通過三維立體設計、系統級優化，用成熟制程也能做出性能不錯的芯片。

這并不意味著光刻機不重要了。邏輯折疊需要多層堆疊、多次光刻和薄膜沉積，對設備和材料的需求反而是上升的。但關鍵是，這些工序用成熟工藝設備也能做，不一定非要用最頂尖的EUV。

用黃衛偉分析華為模式時常用的一個比喻來理解：華為是輕資產公司，但研發投入從來不手軟。韜定律選擇的不是“少投入”，而是“換一種投法”——把資源投向系統優化和架構創新，而不是一味追逐制程節點。

07

未竟的挑戰

當然，韜定律遠非完美。何庭波在論文中坦承了一串尚未解決的問題。

最核心的是EDA工具鏈。現有的芯片設計軟件是為平面時代開發的，面積、時序、功耗三個指標分開優化。但邏輯折疊要求把多層堆疊的晶圓當作一個整體來設計，傳統工具根本沒法干這個活。華為雖然已開發內部工具，但要形成完整的產業生態，還需要整個行業一起投入。

還有晶圓間的工藝偏差問題。不同批次、不同工藝節點的晶圓堆在一起，電氣參數差異比同一片晶圓內部的差異大得多，這對時鐘信號的同步是個不小的挑戰。

另外，τ是一條時間準則，不是能耗準則。系統跑得快十倍，如果功耗也漲十倍，實際中根本沒法用。所以韜定律必須搭配一套完整的能耗優化體系，才能真正落地。

這些挑戰的存在，恰恰印證了何庭波那封“邀請函”的必要性。沒有任何一家企業能獨自解決所有問題——這是華為的清醒認知，也是韜定律走向產業化的必經之路。

08

結語

韜定律的發布，超越了一家企業的技術突破。

它提供了一種關于“如何創新”的方法論啟示：當舊規則走到盡頭時，與其在別人的賽道上奮力追趕，不如重新思考“進步”到底是什么意思，然后開辟一條新賽道。

這背后是華為一以貫之的戰略定力。黃衛偉總結華為的經營哲學時提到一個關鍵點：華為追求的不是股東利益最大化，也不是員工利益最大化，而是以客戶利益為核心，追求企業長期有效增長。

韜定律，就是這套哲學在極端困境下的產物。它不是什么“彎道超車”，而是“換道前行”。它不保證一定成功，但至少指明了一個清晰的方向。

何庭波說：“前路充滿挑戰，但方向清晰明確。”

這句話，放在當下的全球半導體產業里，分量不輕。大家都在找方向，華為說了一個自己已經驗證過的方向。這不代表所有人都要跟著走，但它至少證明了一件事：路不止一條。

納米的故事講了六十年。關于時間的故事，剛剛開始。

09

附：《半導體新路徑探索與實踐》

——何庭波在ISCAS 2026演講全文

尊敬的各位專家、各位同仁：

大家好！非常榮幸在 ISCAS 2026 這一國際頂級電路與系統盛會，與全球業界精英共同探討半導體產業的未來方向。今天，我想圍繞 “后摩爾時代的半導體新路徑”，分享華為六年探索的思考、實踐與展望，并正式提出指導產業持續演進的新原則 ——韜（τ）定律。

一、摩爾定律的極限：產業面臨雙重困局

過去六十余年，半導體產業始終沿著摩爾定律的軌跡高速發展：通過幾何縮微（持續縮小晶體管物理尺寸），每 18-24 個月單位面積晶體管數量翻番，性能提升、成本下降。從微米到納米，從 7nm、5nm 到 3nm，幾何縮微驅動了全球數字經濟的爆發式增長。

但今天，這條路徑已走到物理極限與經濟極限的十字路口，難以為繼：

物理極限觸頂：制程進入 1-2 納米尺度，晶體管接近原子量級，量子隧穿效應導致電子失控漏電，發熱呈指數級上升，傳統 “開關” 功能失效；材料缺陷、互連延遲、功耗密度等問題徹底顛覆原有設計邏輯。

經濟極限崩塌：3nm 制程設計成本超 10 億美元，單次流片費用超 5 億美元；2nm 及以下工藝的研發與制造成本呈指數級攀升，投入產出比嚴重失衡，僅少數企業能承擔，產業創新活力被抑制。

需求與供給嚴重錯配：AI、云計算、自動駕駛、物聯網等新興領域對算力、能效、帶寬的需求呈指數級增長，而幾何縮微放緩導致性能提升幅度大幅收窄，“性能饑渴” 與 “工藝瓶頸” 的矛盾日益尖銳。

全球半導體產業正站在歷史轉折點：修補摩爾定律無濟于事，延續幾何縮微是死胡同，我們必須跳出固有思維，探索一條全新、可持續、可規模化的演進路徑。

二、韜（τ）定律：以 “時間縮微” 替代 “幾何縮微”

基于六年技術攻堅與產業實踐，華為正式提出韜（τ）定律——以 “時間縮微” 替代 “幾何縮微”，以系統性降低時間常數 τ 為核心目標，通過邏輯折疊、全棧協同、系統重構等創新技術，持續壓縮信號傳播時延，實現晶體管密度、性能、能效的同步躍升，構建后摩爾時代半導體與電子系統的全新演進體系。

（一）核心內涵：從 “縮尺寸” 到 “縮時間”

摩爾定律：核心是幾何縮微（縮小晶體管尺寸、減小面積），追求 “空間密度”；

韜定律：核心是時間縮微（降低信號傳播時延、減小時間常數 τ），追求 “時間效率”。

時間常數 τ（τ=RC，R 為電阻、C 為電容）是決定電路響應速度、信號延遲、功耗的核心物理量。韜定律的本質，是貫穿器件、電路、芯片、系統全層級，系統性降低 τ 值，讓信號跑得更快、電路響應更短、系統能效更高，最終在不依賴極致幾何縮微的前提下，實現性能與密度的持續演進。

（二）多層級協同優化體系：四大核心維度

韜定律不是單一技術，而是覆蓋器件、電路、芯片、系統的全棧式創新架構，四大維度層層遞進、協同增效：

1. 器件層面：物理底層降 τ，夯實基礎

通過優化晶體管結構、材料與互連方案，從源頭降低器件級時間常數 τ：

• 優化晶體管溝道、摻雜與接觸電阻，降低 R 值；

• 采用高 k 介質、低寄生電容結構，降低 C 值；

• 創新互連材料（如銅互連、石墨烯互連），減少互連 RC 延遲；

• 探索二維半導體、寬禁帶半導體等新材料，突破硅基物理限制。

2. 電路層面：邏輯折疊（Logic Folding），突破平面極限

邏輯折疊是韜定律的核心標志性技術，徹底打破傳統芯片平面布局的物理邊界：

• 將傳統二維平面電路，通過三維立體折疊、垂直互連，把分散的邏輯單元 “堆疊” 起來；

• 顯著縮短關鍵路徑走線長度（減少 50%-80%），大幅降低信號傳播的 RC 負載；

• 在相同面積下，晶體管密度提升 2-5 倍，電路性能提升 30%-100%，功耗降低 40% 以上；

• 2026 年秋季發布的新一代麒麟芯片，將全球首發商用邏輯折疊技術，實現旗艦芯片性能的跨越式提升。

3. 芯片層面：軟硬芯全棧協同，釋放系統潛能

以 “軟件 - 架構 - 芯片” 全棧協同設計為核心，基于實際工作負載優化指令流與數據流：

架構創新：采用異構計算、存算一體、近內存計算等架構，打破 “內存墻” 與 “功耗墻”；

軟件定制：針對 AI、手機、服務器等場景，優化編譯器、指令集與調度算法，提升并行度；

芯片優化：根據軟件負載，定制化設計 IP 核、流水線與互連網絡，實現端到端執行時間最小化。

4. 系統層面：靈衢總線（Lingqu Bus），重構互聯體系

定義全新的靈衢總線協議，重構計算系統互聯架構：

實現超節點統一內存編址與原生內存語義，減少數據搬運開銷；

提升系統帶寬、降低通信時延（減少 60% 以上），支持萬級節點高效互聯；

適配 AI 集群、數據中心、邊緣計算等多場景，構建高效能、低功耗的新一代計算系統。

三、六年實踐：韜定律從理論到落地，已量產 381 款芯片

自 2020 年起，華為基于韜定律核心思想，開啟全棧技術研發與產品落地，六年累計設計并量產 381 款芯片，覆蓋智能手機、AI 計算、服務器、物聯網、汽車電子等千行百業，實現規模化商用驗證：

（一）核心成果

性能與密度突破：基于韜定律的芯片，在 14nm/7nm 成熟工藝下，實現接近 5nm/3nm 的性能表現；預計到 2031 年，高端芯片晶體管密度將等效 1.4nm 制程水平，徹底擺脫對極致 EUV 工藝的依賴。

能效大幅提升：通過全層級降 τ，芯片能效比提升2-3 倍，AI 訓練 / 推理、手機續航、服務器功耗等關鍵指標達到行業領先。

規模化商用：381 款芯片已全面商用，服務全球超 10 億用戶；其中手機 SoC、AI 芯片、服務器 CPU、車載芯片等核心產品，已成為行業標桿。

（二）典型案例

智能手機芯片：新一代麒麟芯片（2026 年秋季發布），采用邏輯折疊技術，CPU/GPU 性能提升 40%，能效提升 35%，晶體管密度等效 3nm 工藝，無需依賴先進制程即可實現旗艦級體驗。

AI 計算芯片：昇騰系列 AI 芯片，基于韜定律 “靈衢總線 + 存算一體” 架構，訓練算力達 PFLOPS 級，能效比遠超同類產品，已廣泛應用于全球 AI 數據中心。

服務器芯片：鯤鵬系列 CPU，通過軟硬芯協同優化，多核性能提升 50%，功耗降低 30%，適配云計算與企業級服務器場景。

四、產業價值：韜定律開辟三條新賽道，重構全球格局

韜定律不僅是技術突破，更重構了半導體產業的價值邏輯與競爭格局，開辟三條可持續發展的新賽道：

（一）成熟工藝 “挖潛” 賽道

無需依賴 3nm/2nm 等極致先進制程，通過邏輯折疊、全棧協同，讓 14nm/7nm 成熟工藝發揮出 5nm/3nm 的性能潛力，大幅降低研發與制造成本，解決先進制程 “卡脖子” 難題，為全球中小企業提供創新機會。

（二）系統級創新賽道

從 “單一芯片性能競爭” 轉向 “全系統能效競爭”，推動產業從 “制程驅動” 向 “架構 + 軟件 + 芯片協同驅動” 轉型，釋放系統級創新紅利，適配 AI、自動駕駛等新興場景需求。

（三）開放合作生態賽道

韜定律是開放、兼容、可擴展的技術體系，不封閉、不排他，歡迎全球企業、科研機構、高校共同參與技術研發、標準制定與生態建設，構建 “開放合作、互利共贏” 的全球半導體產業新生態。

五、未來展望：開放合作，共筑后摩爾時代新生態

后摩爾時代，沒有任何一家企業能獨善其身，也沒有任何一條路徑能單打獨斗。韜定律的落地與推廣，離不開全球產業鏈、供應鏈、創新鏈的協同發力。

華為的愿景是：以韜定律為共識，聯合全球科學家、工程師、產業伙伴，共同攻克器件、材料、架構、軟件等關鍵技術，共建開放標準與生態，讓半導體技術持續進步，讓數字經濟惠及全球每一個人。

在此，我鄭重呼吁：

• 開放技術合作：華為愿開放韜定律核心技術框架、邏輯折疊 IP、靈衢總線協議等，與全球伙伴聯合研發、共享成果；

• 共建產業生態：攜手打造 “韜定律產業聯盟”，制定統一技術標準、測試規范與接口協議，推動技術規模化落地；

• 培養創新人才：聯合全球高校與科研機構，開設后摩爾時代半導體技術課程，培養跨學科、復合型創新人才。

各位同仁，半導體產業是數字經濟的基石，是人類科技進步的核心動力。摩爾定律的時代落幕，但創新永不落幕；幾何縮微的路徑走到盡頭，但時間縮微的新路徑已開啟。

華為愿以開放、包容、共贏的姿態，與全球產業伙伴一道，共同探索、實踐、完善韜定律，攜手開創后摩爾時代半導體產業的新篇章，為全球科技進步與人類文明發展貢獻中國智慧與中國力量！

謝謝大家！

杰克?韋爾奇說： “你可以拒絕學習，但你的競爭對手不會！”

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