大家好，我是小銳。

最近，國(guó)內(nèi)頭部科技大廠傳出一項(xiàng)重磅半導(dǎo)體技術(shù)突破，邏輯折疊技術(shù)，有望用「韜定律」替代摩爾定律，五年內(nèi)實(shí)現(xiàn)等效1.4納米芯片的性能表現(xiàn)。

摩爾定律已經(jīng)摸到物理天花板

過(guò)去幾十年，半導(dǎo)體行業(yè)的發(fā)展基本都圍著摩爾定律轉(zhuǎn)：每18個(gè)月，單位面積晶圓上的晶體管數(shù)量翻一番，同時(shí)性能提升、功耗降低、成本攤薄。

電腦、手機(jī)、云計(jì)算、人工智能這些領(lǐng)域的快速迭代，全靠這條定律撐著。

但走到今天，摩爾定律已經(jīng)越來(lái)越難走下去。當(dāng)晶體管縮小到幾納米級(jí)別，已經(jīng)摸到了原子尺度的門(mén)檻。

量子隧穿、漏電、互聯(lián)延遲、散熱這些問(wèn)題接踵而至，再想靠單純縮小晶體管尺寸來(lái)提升性能，已經(jīng)變得越來(lái)越困難。

更現(xiàn)實(shí)的問(wèn)題是，先進(jìn)制程晶圓廠的投資已經(jīng)超過(guò)200億美元，極紫外（UV）光刻和多重曝光工藝的復(fù)雜度越來(lái)越高，良品率卻越來(lái)越低。

單純靠晶體管縮放帶來(lái)的回報(bào)正在快速遞減，行業(yè)已經(jīng)從「更多摩爾」轉(zhuǎn)向「超越摩爾」，異構(gòu)集成、先進(jìn)封裝逐漸成為主流方向。

邏輯折疊不是疊芯片，是給芯片搭「躍層」

很多人看到「邏輯折疊」第一反應(yīng)就是3D封裝，但其實(shí)兩者并不一樣。普通的3D封裝，只是把已經(jīng)做好的幾顆芯片摞在一起，比如把GPU和HBM顯存貼得更近。

但邏輯折疊不一樣，它是在設(shè)計(jì)階段就把單顆芯片內(nèi)部的電路結(jié)構(gòu)，從二維平面改成三維垂直排布，相當(dāng)于把平層的辦公樓改成躍層公寓。

這么做的好處很明顯：不需要依賴最先進(jìn)的制程，就能提升晶體管密度、降低RC延遲、改善能效比，在現(xiàn)有工藝基礎(chǔ)上獲得可觀的性能提升。當(dāng)然，這個(gè)技術(shù)也不是完美的，最大的難題就是散熱。

傳統(tǒng)平面芯片的熱流密度大概在30-50瓦每平方厘米，但3D堆疊的芯片能達(dá)到500-1000瓦每平方厘米，局部熱點(diǎn)甚至?xí)^(guò)150攝氏度，簡(jiǎn)直像在芯片里蓋了個(gè)“火鍋”。

而且多層材料堆疊后，熱膨脹系數(shù)不一樣，還可能導(dǎo)致芯片開(kāi)裂、焊點(diǎn)失效。

為了解決散熱問(wèn)題，行業(yè)已經(jīng)探索出不少方案：底部填充膠緩沖熱變形應(yīng)力，覆蓋石墨烯復(fù)合材料、液態(tài)金屬TIM等導(dǎo)熱介質(zhì)。

不過(guò)這些材料和方案大多掌握在日本、德國(guó)企業(yè)手里，比如日立、信越、京瓷等，不僅價(jià)格高，還可能面臨被卡脖子的風(fēng)險(xiǎn)。所以在技術(shù)路線選擇上，國(guó)產(chǎn)化適配也成了重要考量因素。

除了空間折疊，邏輯折疊還有另一種形式，時(shí)序折疊。簡(jiǎn)單來(lái)說(shuō)就像餐廳錯(cuò)峰使用廚房，本來(lái)同一時(shí)間只能做一類菜，現(xiàn)在通過(guò)資源調(diào)配、錯(cuò)峰安排，用同一套設(shè)備完成不同時(shí)段的任務(wù)。

AMD的銳龍75800X3D、Intel的MetaLake都提到過(guò)類似思路，但華為這次的邏輯折疊是全面覆蓋，同時(shí)包含空間折疊和時(shí)序折疊。

五年達(dá)1.4納米等效，還有哪些坎要過(guò)？

很多人有個(gè)誤區(qū)，覺(jué)得「五年內(nèi)突破1.4納米」就是說(shuō)華為已經(jīng)造出了1.4納米芯片，甚至已經(jīng)掌握了極紫外光刻技術(shù)。其實(shí)完全不是這么回事。

這里的1.4納米是晶體管密度等效，也就是通過(guò)技術(shù)優(yōu)化，讓芯片的性能達(dá)到1.4納米制程的水平，而不是真的擁有1.4納米的制造工藝。

這項(xiàng)技術(shù)也不是要取代先進(jìn)制程，臺(tái)積電、三星、英特爾其實(shí)也都在做先進(jìn)封裝、Chiplet、3D集成這些技術(shù)，只是華為受制程限制的影響更大，需要更激進(jìn)地推進(jìn)系統(tǒng)級(jí)優(yōu)化。

「韜定律」更像是一條補(bǔ)償路線，在制程受限的情況下，通過(guò)架構(gòu)、EDA、封裝、互聯(lián)、系統(tǒng)設(shè)計(jì)等多維度的優(yōu)化，追趕先進(jìn)制程帶來(lái)的性能差距。

想要在2031年實(shí)現(xiàn)等效1.4納米的晶體管密度，目前還需要突破不少工程難點(diǎn)。首先是EDA工具鏈，現(xiàn)有的EDA軟件只能做2.5D、3D封裝和多芯片協(xié)同設(shè)計(jì)，但邏輯折疊需要更深層次的三維邏輯優(yōu)化，現(xiàn)有工具很難支撐。國(guó)產(chǎn)EDA在這里可能會(huì)成為關(guān)鍵突破口。

其次是混合鍵合、垂直互聯(lián)的可靠性，散熱方案的落地，以及最終的良品率和成本控制。多層邏輯堆疊后，哪怕一層出現(xiàn)問(wèn)題、一個(gè)連接失效，都會(huì)影響整個(gè)芯片的性能。

這條路相當(dāng)于把原來(lái)的制程瓶頸，轉(zhuǎn)移到了EDA、熱管理、良品率控制等前后道工序上。

邏輯折疊技術(shù)絕對(duì)不是什么魔法，它本質(zhì)上是對(duì)現(xiàn)有行業(yè)技術(shù)前沿的重組和優(yōu)化。工業(yè)界95%的問(wèn)題都是工程問(wèn)題，而非諾獎(jiǎng)級(jí)的科研突破，但這并不代表這項(xiàng)技術(shù)沒(méi)有意義。

在先進(jìn)制程被卡脖子的當(dāng)下，給芯片“搭躍層”的思路，為我們提供了一條現(xiàn)實(shí)的升級(jí)路徑。后摩爾時(shí)代，半導(dǎo)體行業(yè)的突破不止于晶體管尺寸的縮小，系統(tǒng)級(jí)優(yōu)化或許會(huì)成為新的賽道。

至于未來(lái)臺(tái)積電、三星會(huì)不會(huì)重新定義行業(yè)規(guī)則，又或者大家最終都會(huì)走上邏輯折疊的路線，我們不妨拭目以待。