2026年超大規模集成電路（VLSI）研討會作為全球半導體領域最具影響力的學術盛會之一，匯集了來自世界各地的頂尖研究機構和企業。本屆研討會收到的投稿論文數量首次突破1000篇大關。

今年將于6月14日至18日在美國夏威夷檀香山舉辦，名稱為“2026 年 IEEE/JSAP VLSI 技術與電路研討會（2026 VLSI 研究協會）。

01

投稿分析：中國半導體研究力量崛起

本次活動的主題是“通過超大規模集成電路創新推進人工智能前沿發展”。

本次投稿論文數量首次超過1000篇。在技術與電路兩大類別的投稿中，亞洲地區以壓倒性優勢領跑全球，共收到投稿789篇，占總量的76%。

從地區分布來看，中國大陸以336篇投稿量位居榜首，較去年增加38篇，增幅達12.8%；韓國緊隨其后，投稿226篇，較去年大幅增長52篇，增幅超過29%。值得注意的是，自2023年以來，來自中國大陸的投稿數量呈現持續激增態勢，反映出中國半導體研究群體正在快速壯大。此外，北美地區投稿169篇（去年161篇）、中國臺灣地區95篇（去年104篇）、歐洲地區90篇（去年87篇）、日本51篇（去年46篇）。

從各國論文接收情況來看，韓國以60篇的接收量位居首位，北美55篇、中國大陸42篇、歐洲34篇、日本27篇（含技術領域14篇、電路領域13篇）。

然而，深入分析各國/地區接收率可以發現明顯差異：日本（52.9%）繼續保持領先，歐洲（37.8%）、北美（32.5%）分列二三位，韓國（26.5%）、新加坡（20.0%）、中國臺灣（15.8%）處于中間梯隊，中國大陸（11.5%）雖然接收率相對較低，但考慮到龐大的投稿基數，42篇的絕對接收量已相當可觀。印度今年未有論文被接收。

本屆VLSI研討會設置六場聯合專題會議，涵蓋技術與電路兩大領域：新計算和量子計算、設計與技術協同優化(DTCO)、人工智能、高性能計算 (HPC) 的連接技術、電源管理、傳感器、成像器與顯示器。此外還設有兩場專題研討會，分別聚焦先進3D邏輯與3D存儲（閃存與HBM）技術。

從按技術類別劃分的投稿和接收論文分布來看，各領域呈現出不同的技術熱點：

存儲器類別：鐵電存儲器（FeRAM）表現突出，成為該領域最受關注的技術方向。

工藝類別：過渡金屬二硫化物（TMD，一種二維半導體）和IGZO（由銦、鎵、鋅、氧組成的氧化物半導體）受到重點關注。

先進CMOS類別：環柵（GAA）和互補場效應晶體管（CFET）是重點展示內容，代表著先進制程的核心方向。

從投稿來源分布來看，高校投稿占比高達80%，自2023年以來持續增長，預計到2026年將達到約80%的峰值。然而，在論文接收方面，高校與企業卻呈現截然不同的態勢：高校投稿被接收53篇，企業投稿被接收48篇，兩者數量基本持平。

造成這一現象的原因在于錄用率的巨大差異：企業論文的錄用率高達45%，而高校論文的錄用率僅為14%。這一數據表明，盡管高校在投稿數量上占據絕對優勢，但在研究深度和實用性方面，企業研究機構仍保持著明顯的領先優勢。

從各機構入選項目數量的排名來看，三星電子以14個項目位居榜首；比利時微電子研究中心（imec）以10個項目位居第二，與去年和前年排名相同；佐治亞理工學院以6個項目位居第三；新加坡國立大學和英特爾并列第四，各有5個項目；美光和IBM并列第六，各有4個項目；臺積電和中國臺灣交通大學/索尼半導體拆解計劃并列第八，各有3個項目。

02

值得關注的研究亮點有哪些？

2026年VLSI研討會程序委員會從技術領域99篇被接收的論文中精選出12篇值得關注的論文，涵蓋先進CMOS邏輯、存儲技術和創新工藝等多個前沿領域。

先進CMOS邏輯技術領域，有采用三層堆疊納米片溝道的3D堆疊FET（三星電子）、18A GAA工藝的性能改進（英特爾）、耐高溫SiGe納米片PFET（IBM）、采用背布線的16A GAA工藝（臺積電）。

存儲技術領域，有采用晶圓直接鍵合技術的高密度3D閃存（鎧俠/海力士）、可實現低單元面積的垂直柵DRAM（SK海力士）、在0.4V低電壓下工作的HZO鐵電存儲器（新加坡國立大學）。

創新工藝技術領域，采用EUV光刻技術制造2D溝道晶體管的微加工工藝（imec）、新型汽車圖像傳感器技術（索尼半導體解決方案）。

03

值得關注的論文有哪些？

索尼發布采用全局快門、2.1μm像素間距的CMOS圖像傳感器

一款適用于車內應用的2.1μm像素間距CMOS圖像傳感器，具有65%調制傳遞函數/35%量子效率紅外全局快門和RGB卷簾快門順序操作。（論文編號：T5-5）

索尼半導體解決方案公司宣布推出一款2.1μm RGB-IR CMOS圖像傳感器，該傳感器采用順序操作，結合了卷簾快門（RS）和全局快門（GS）模式，適用于汽車車載應用。

作為RGB傳感器，它在Tj=85°C時實現了112 dB的動態范圍(DR)，能夠捕捉高質量的可見光圖像。紅外傳感器具有先進的特性，調制傳遞函數(MTF)高達65%，紅外量子效率(IR-QE)達到35%，可在紅外照明下實現視線探測。此外，該紅外傳感器還擁有卓越的性能，MTF為65%，IR-QE為35%。

（左）所提出的傳感器的像素電路圖和結構。RGB 濾波器也具有紅外靈敏度。（中）Tj=85℃ 時 RGB 幀的信噪比曲線。實現了 112dB 的動態范圍。（右）性能概覽，RGB 和紅外模式下均實現了良好的像素性能。

imec宣布推出兼容EUV的二維材料溝道晶體管工藝

首個采用EUV技術實現的50nm間距N型和P型金屬氧化物半導體晶體管二維材料溝道集成路線，來自300mm晶圓廠。（論文編號：T1-3）

imec將宣布一種用于具有二維材料溝道的晶體管的新型集成工藝流程，該流程采用EUV光刻技術和300毫米晶圓廠工藝。

這種方法實現了接觸間距小至50nm、有源區寬度小至75nm、等效氧化層厚度約為2nm的微型晶體管的制造。此外，通過芯片或小晶圓轉移技術，在同一晶圓上排列不同的溝道材料——N型金屬氧化物半導體使用二硫化鉬，P型金屬氧化物半導體使用二硒化鎢——實現了偽互補金屬氧化物半導體集成。

（左）本文提出的工藝流程。（中）所制備的過渡金屬二硫化物（TMD）材料（NMOS 為 WSe2 ， PMOS 為MoS2）的橫截面掃描透射電子顯微鏡（STEM）圖像。（右）所制備的 NMOS 和 PMOS 器件的 Id-Vg 特性曲線。

三星展示三層堆疊互補場效應晶體管

首次展示柵極間距為42nm的3D堆疊場效應晶體管，采用三層堆疊納米片溝道，適用于高級邏輯應用。（論文編號：T1-1）三星電子宣布，它已開發出一種3D堆疊互補場效應晶體管（CFET），該晶體管在同一晶圓上的N型場效應晶體管和P型場效應晶體管中均具有三層納米片溝道。這代表了迄今為止宣布的3D堆疊互補場效應晶體管中納米片的最大數量，并且最小柵極間距為42nm，它展示了實際應用中可行的最激進的互補場效應晶體管尺寸縮小。

（左）n 型場效應晶體管 (n-FET) 和 p 型場效應晶體管 (p-FET) 柵極金屬形成后的透射電鏡 (TEM) 圖像。（中）柵極間距為 42 nm、具有 3 層堆疊納米片溝道的 3D 堆疊場效應晶體管 (FET) 完整晶圓的透射電鏡 (TEM) 圖像。（右）n 型場效應晶體管 (n-FET) 和 p 型場效應晶體管 (p-FET) 的電學特性（Ioff 與 Vth 的關系）。

英特爾 18A-P 芯片在相同功耗下可實現 9% 的性能提升。

英特爾18A-P互補金屬氧化物半導體技術增強，采用先進的環柵場效應晶體管和PowerVia，實現高性能計算。（文章編號：T1-2）

英特爾晶圓代工宣布對其量產就緒的英特爾18A（即所謂的1.8納米工藝）技術家族進行性能增強。通過增加邏輯閾值電壓設置、優化時鐘偏移角、推出新型低功耗和高性能器件以及改進散熱，英特爾18A-P在相同功耗下實現了9%的性能提升，或在相同性能下實現了超過18%的能效提升，同時保持了靜態隨機存取存儲器的最小工作電壓并提高了邏輯可靠性。據稱，英特爾18A-P的設計與現有的英特爾18A兼容。

（左）Intel 18A-P 與 Intel 18A 的技術特性對比。（中）Intel 18A-P 中新器件的性能（低功耗和高性能）。（右）在 0.75V 電壓下，采用行業標準 Arm 內核子模塊的 Intel 18A-P 在相同功耗下的性能比 Intel 18A 提高了約 9%。

英特爾展示多功能互補場效應晶體管逆變器

在硅（110）上演示采用2×2帶狀場效應晶體管的互補場效應晶體管逆變器，柵極間距為45nm，具有PowerVia和直接背面接觸。（論文編號：T5-2）

除了 Intel 18A-P 之外，英特爾預計還將展示其互補場效應晶體管技術的幾項新特性，這些特性可提升功耗、性能、面積性能。這些特性包括45nm柵極間距、PowerVia、直接背面接觸、用于器件間互連的外延層間通孔，以及一種將P型金屬氧化物半導體置于N型金屬氧化物半導體之上的獨特結構。此外，他們計劃報告他們采用的混合堆疊結構，其中下層使用硅（100）平面N型金屬氧化物半導體，上層使用硅（110）平面P型金屬氧化物半導體，中間層使用小于10nm的介質隔離層，以提高P型金屬氧化物半導體的性能。

（左）在 Si(110) 襯底上垂直雙外延生長后，接觸多晶硅間距 (CPP) 為 45 nm 的雙帶 CFET 器件的透射電鏡 (TEM) 圖像。這代表了一種 PMOS 頂置式 CFET 技術。（中）在 Si(110) 晶圓上，CPP=45 nm 時，VCC 范圍為 0.3V 至 1V 的 CFET 反相器的電壓傳輸特性 (VTC)。據稱，這代表了迄今為止 CFET 技術的最大進步。（右）采用相同單片 CFET 工藝制備的結型晶圓的 TEM 圖像。圖中顯示了 Si(110) 和 Si(100) 的溝道取向。

IBM展示了SiGe納米片RMG PET

耐高溫SiGe納米片PFET RMG在多層順序集成中的應用（論文編號：T5-4）

IBM研究院計劃發布一項關于SiGe納米片（NS）替代金屬柵（RMG）PFET的演示成果，該器件具有超過900°C的高溫穩定性。其實現方式為：首先在CFET底部堆疊一層SiGe PFET，然后在頂部堆疊一層Si NFET。所制備的PFET器件經證實具有優異的Id-Vg特性，亞閾值斜率為70mV/dec。據稱，這些結果為多層順序堆疊技術鋪平了道路。

（左）采用 SiGe GAA NS 溝道（底部）和 Si GAA NS 溝道（頂部）的堆疊式 FET 的高級集成工藝流程。（右）堆疊在熱穩定 SiGe PFET 上的 Si NFET 的橫截面 TEM 圖像，顯示出優異的套刻性能。Si、10% SiGe 和 20% SiGe 器件在完成順序堆疊后的 Id-Vg 曲線。所有 PFET 器件的亞閾值斜率約為 70 mV/dec，表明 SiGe 溝道器件中不存在因界面陷阱造成的額外性能退化。

臺積電發布配備超強功率軌的A16 CMOS工藝技術

采用增強型納米片晶體管的A16埃級互補金屬氧化物半導體技術，具有超功率軌（背面直接接觸供電），適用于人工智能和高性能計算應用。（論文編號：T1-5，最新消息）

臺積電宣布推出A16平臺技術，計劃于2026年第四季度開始量產。這是最新的GAA技術，采用背面供電解決方案，其中包含一種名為Super Power Rail（SPR）的新型背面直接接觸式供電技術。臺積電表示，與N2P（增強性能2nm工藝）相比，在相同功耗下，該技術可實現8%-10%的速度提升或15%-20%的功耗降低，以及8%-10%的芯片密度提升。

（左）A16-SPR 的示意圖，采用背面直接接觸式 (VB) 電源。（中）SPR 工藝流程示意圖和 A16 SPR TEM 圖像，展示了采用背面直接接觸式電源、前后金屬層和 3D MiM 結構的增強型納米片晶體管。（右）據稱，在 Arm 內核的基準測試中，A16 的密度和速度比 N2P 高出 10%。

鎧俠研發層壓技術可覆蓋超過1000層

一種采用晶圓間銅直接鍵合的多層堆疊單元陣列架構，用于實現超過 1,000 字線的超高密度 3D 閃存（論文編號：T1-4）

鎧俠和西部數據聯合宣布，全球首款直接晶圓鍵合多層堆疊單元陣列互補金屬氧化物半導體成功實現四級單元運行。這項突破克服了高堆疊3D閃存面臨的主要挑戰，包括單元電流衰減、晶圓翹曲和大塊尺寸。這些成果標志著向著超過1000層的超高密度3D閃存邁出了重要一步。

（左）MSA-CBA 器件結構的概念圖，展示了順序堆疊和鍵合過程。（中）多層堆疊單元陣列的 FIB-SEM 圖像，顯示了兩個陣列晶圓（每個晶圓包含 218 個線列）的成功鍵合，證明了大規模堆疊的有效性。（右）將第一單元陣列和第二單元陣列與整體 MSA-CBA 結構進行比較，展示了 BL 選擇性 MSA-CBA 中穩定的閾值電壓特性和可靠的 QLC 運行。

SAIMEMORY推出采用通孔晶圓堆疊結構的高帶寬存儲器

用于高帶寬 3D 存儲器的多晶圓（9 層）、超薄（每堆疊 3μm-Si）和創新的熔合一體式通孔架構（論文編號：T17-5）

來自軟銀子公司半導體存儲器開發公司 SAIMEMORY、英特爾、PSMC 和臺灣 AP Memory 的研究人員報告稱，他們已經展示了一種在 3D 高帶寬 DRAM 中實現的多晶圓一體通孔 TSV 架構。8層堆疊結構內的所有金屬布線層均直接連接至TSV總線，從而提供卓越的信號和電源完整性。這種架構實現了極高的內存帶寬（0.25 Tb/s/mm2）和低數據傳輸功耗。

（左）典型的微凸點存儲器與采用 2.5D 封裝的熔接式 3D 存儲器（帶一體式通孔 TSV）的對比。（中）3D 存儲器布局及芯片俯視圖顯微照片——一個 1.125GB 的存儲器陣列由每個芯片 13.7K 個一體式通孔 TSV 陣列組成。（右）1+8 堆疊式邏輯/DRAM 架構的橫截面圖像——每個 DRAM 上形成一個超薄硅襯底（約 3μm）。每個一體式通孔與每組 2-3 個金屬環接觸。

三星展示了采用 GAA 晶體管和水平存儲電容器的 16 層垂直堆疊 DRAM。

用于擴展演進的垂直堆疊式DRAM技術（論文編號：T5-1）

為了應對 DRAM 在 10nm 工藝節點之后可擴展性的挑戰，三星電子報告稱，他們展示了一種 16 層垂直堆疊 DRAM (VS-DRAM)，該 DRAM 采用環柵 (GAA) 單元晶體管 (CTR) 和水平存儲電容器 (CAP)。此外，通過在單獨的晶圓上制造核心/外圍器件并將其鍵合到單元晶圓上，證明了單元上外圍（PoC）架構的可行性，突顯了其作為未來存儲技術的一種有希望的候選方案的潛力。

（左）(a) VS-DRAM 的俯視圖和 (b) 橫截面視圖，圖中顯示了垂直位線 (BL)、水平字線 (WL) 和水平電容。（中）GAA 單元晶體管的橫截面 TEM 圖像。（右）已制備的 GAA 器件的橫截面 TEM 圖像以及 Peri-on-Cell (PoC) 的 TEM 圖像，突顯了 PoC 方法在 I/O 效率方面的優越性。

SK海力士推出用于降低單元面積的垂直柵極DRAM。

集成位線屏蔽 (BLS) 和背柵 (BG) 晶體管的 4F2 垂直柵 (VG) DRAM 的電氣特性（論文編號：T8-5，最新新聞）

SK海力士計劃公布其4F2垂直柵動態隨機存取存儲器的電氣特性，該存儲器融合了位線屏蔽和閾值電壓控制等關鍵技術，以抑制耦合噪聲，并采用共享背柵來改善通過柵效應。為了支持晶圓鍵合結構中高度可靠的電路運行，芯片被減薄，從而實現了單元晶體管的穩健性能以及4F2垂直柵動態隨機存取存儲器的讀/寫操作。

（左）(a) 通過晶圓鍵合技術集成外圍器件的 4F2 VG DRAM 單元晶體管的示意圖；(b) 4F2 VG DRAM 的橫截面 TEM 圖像。（中）VG DRAM 陣列的 TEM 俯視圖以及背柵對 VG 單元晶體管功能的影響。（右）BLS 結構的概念設計和示意圖——BLS 顯著改善了 BL 檢測故障。

東京理科大學開發出144Gbps MIMO高密度相控陣收發器

用于 6G UE 的 65nm CMOS 工藝的 144Gbps D 頻段雙極化 MIMO 高密度相控陣收發器（論文編號：C1.5）

對于需要超過100Gbps高速通信的6G而言，D頻段歷來受到嚴重的傳播損耗影響，高密度多入多出集成也十分困難，給實際應用帶來了挑戰。東京理科大學的一個研究小組宣布，他們采用65nm互補金屬氧化物半導體工藝開發出了世界上第一個D頻段雙極化多入多出相控陣收發器。通過將四個收發器單元垂直和水平密集集成到單個芯片上，并在3mm×4mm的區域內采用雙芯片配置，實現了8V+8H的陣列工作模式。除了在0.3m處實現144Gbps和在3m處實現64Gbps的高速通信外，該器件還實現了單流最遠50m的通信距離，展現了6G亞太赫茲無線通信的高集成度和高效率。

（左）高密度架構，垂直和水平極化模式下收發器 (TRX) 間距均為 λ/4。（中）芯片照片，展示了在 3mm x 4mm 芯片內集成 4V+4H 元件的收發器。（右）無線測量結果，顯示最大數據速率為 144Gbps，并具備遠距離通信性能。

都柏林大學宣布推出具有內置相移功能的28GHz頻段四相數字波形同步環路

28 GHz 正交本振移相數字鎖波環 (WLL)（論文編號：C4.4）

在毫米波鎖相環中，很難同時滿足低抖動、寬檢測范圍和高速鎖定的要求，性能權衡一直是現有方法面臨的挑戰。愛爾蘭都柏林大學的一個研究小組提出了一種28GHz數字波形同步環路，該環路可實現低抖動、低雜散發射和快速鎖定。聲稱，通過使用同相/正交采樣和反正切計算的高分辨率相位檢測，實現了57.2飛秒的抖動和-80.6dBc的雜散發射。他們還表示，已通過實現360°相移（分辨率2.8125°）和±1.5GHz的高速頻率切換（小于0.59微秒），展示了用于毫米波多入多出的高性能本振生成技術。

（左）傳統鎖相環與所提出的無線鎖相環的配置對比。（中）采用反正切計算的高分辨率波形檢測器。（右）28 GHz 頻率下的抖動和雜散性能對比。

三星推出低中頻四相連續時間ΔΣ調制器，采用14nm FinFET技術，性能指標達到175.4dB

采用單放大器四象限和量子點噪聲耦合的穩健可配置1.5MHz/2.5MHz中頻正交連續時間ΔΣ調制器，在14nm FinFET中實現175.4dB品質因數。（論文編號：C28.5）

藍牙接收器需要支持多個頻段和高性能模數轉換器，但傳統設計在工藝、電壓、溫度波動和高階噪聲整形穩定性方面面臨挑戰。三星電子的一個研究小組預計將報告其為低中頻接收機開發的高魯棒性四相Δ-Σ調制器。通過單放大器配置和數字噪聲耦合技術實現六階噪聲整形，其品質因數超過175dB。即使進行50個芯片的測量，其變化也保持在±3dB以內，這表明該模數轉換器配置對藍牙等低中頻接收器來說是一種有效的解決方案。

（左）采用SAQB 和數字噪聲耦合的四相 ΔΣ 配置。（中）用于實現高階噪聲整形的 QDNC 機制。（右）測量頻譜，顯示高信噪比和帶內噪聲抑制。

英特爾開發出一種高效穩壓器，可提高封裝輸入電壓

一款單片式20W/mm2、4.8V輸入、94.8%峰值效率2-1開關電容電壓調節器，用作垂直功率傳輸的第一級電流倍增器。（論文編號：C2.1）

隨著人工智能半導體對功率的需求不斷提高，高壓電源變得必不可少，但傳統電源在電壓調節、效率和集成度方面存在局限性。因此，英特爾的一個研究團隊計劃公布一項單片開關電容電壓調節器的研發成果，該調節器可作為第一級電流放大器，將SoC封裝的輸入電壓提升至4.8V。與堆疊式器件結構同步工作的輔助電源電路可實現自產生驅動電壓、高效柵極驅動和安全啟動。據報道，該電路可實現 20 W/mm2 的功率密度和 94.8% 的峰值效率。

（左）傳統方法與本研究提出的堆疊器件柵極驅動方法的比較。（中）開環效率測量結果。（右）閉環效率測量結果。

英特爾利用與 3D IC 兼容的數字溫度和電壓傳感器實現動態熱控制

用于 Intel 18A/Intel 3 熱管理的統一數字熱電壓傳感器（論文編號：C10.5）

控制發熱和電壓波動對于 3D 集成和高密度 AI 處理器至關重要，但傳統傳感器在面積、集成和處理隨時間變化方面面臨挑戰。英特爾的研究團隊預計將報告其為3D組裝電線 DNN 處理器開發的高密度、可部署數字熱傳感器和電壓傳感器。他們聲稱，通過使用兩個靈敏度不同的環形振蕩器并進行批量生產校準，已將溫度和電壓誤差分別降低到幾攝氏度和幾毫伏的水平。此外，他們還聲稱，通過老化退化補償、實時監控和逐核動態控制，已將深度神經網絡（DNN）處理延遲降低了24%。

（左）分布在 3D IC DNN 處理器內的傳感器。（中）基于雙環振蕩器的數字傳感器配置。（右）通過實時熱監測和動態控制實現的性能提升。

臺積電開發出2nm SRAM，其運行效率高達2.28pJ/訪問

一種采用 2nm 工藝、37.4 Mbit/mm2 工藝的雙軌SRAM，具有行訪問感知讀取跟蹤和寫入輔助電路，可實現 2.28 pJ/訪問的節能運行（論文編號：C29.1）

高密度 SRAM 既需要低功耗又需要高速運行，但傳統上，讀寫過程中浪費的功耗一直是一個挑戰。因此，臺積電設計技術日本公司的一個研究小組將報告使用行訪問感知讀取跟蹤和寫入輔助電路開發的高密度 6T SRAM 的情況。該公司聲稱，通過優化字線截止時序，讀取操作期間的動態功耗降低了高達 8.7%（平均 8.5%），寫入操作期間的平均功耗降低了高達 15%。此外，該公司還展示了采用 2 納米片技術實現的 539 kbit 雙軌 SRAM 宏芯片，其具有 37.42 Mbit/mm2 的高密度、0.35 至 1.10 V (125°C) 的低電壓工作范圍以及 2.28 pJ/訪問的高效率。

（左）行訪問感知讀取跟蹤電路。(a) 電路配置，(b) 近/遠位線讀取期間的動態功耗比較。（中）寫入輔助電路：(a) 電路配置，(b) NBL 波形，(c) 近/遠位線的寫入功耗比較。（右）實測硅數據：(a) 寫入動態功耗，(b) Vmin 分布，(c) Vchip 和 Vcell 的 Schmoo 圖

臺積電發布支持多種 MAC 和多種數據格式的 2nm 數字 CIM 編譯器

一款 2nm 234.4 TOPS/W 和 511.9 TOPS/mm2內存數字計算編譯器，具有多個 MAC 單元/重量和多種數據格式支持（論文編號：C8.1）

在人工智能計算中，數據傳輸和MAC處理的功耗是一個瓶頸，因此需要高效、高密度且支持多種數據格式的解決方案。為此，臺積電的一個研究團隊計劃發布一款CIM（內存計算）編譯器的開發成果，該編譯器支持每個權重執行多個MAC，例如支持多種數據格式（INT8/INT4/INT16等）。它們實現了0.38V 或更低的低電壓運行、高達 234.4 TOPS/W 的高效率和 511.9 TOPS/mm2 的高密度，展示了一種可擴展的邊緣人工智能計算實現技術。

（左）支持多種數據格式和多種 MAC 的 CIM 編譯器配置。（中）2nm 測試芯片的外觀。（右）能效和計算密度的性能比較。

一種全MWPM表面碼解碼器，實現了高速和低功耗

一種具有即時權重計算和跨平臺適應性的全MWPM表面碼譯碼器，在4K分辨率下實現了1.9×10??的邏輯錯誤率和20.8ns的譯碼時間（論文編號：C7.3）

量子糾錯需要高精度MWPM解碼，但由于計算復雜度、延遲以及與低溫環境的兼容性，硬件實現一直很困難。

因此，來自中國南方科技大學和日本高知技術科學大學的研究小組將報告開發出一種低溫CMOS表面碼解碼器，該解碼器支持最大碼距為21的全MWPM（最小權重完美匹配）。他們聲稱通過即時權重計算，將權重存儲面積減少到原來的1/989，并利用并行匹配引擎實現了全MWPM。在采用40nm工藝的原型芯片中，他們在4K運算下實現了1.9×10??的邏輯錯誤率和20.8ns的解碼時間，與傳統方法相比，速度提高了3.3到612倍，每次運算的能耗僅為2.46nJ。

（左）所提出的解碼器的主要優勢和整體架構。（中）基于鎖對的速度調整的測量結果：（a）匹配周期與 FSB 數的關系，（b）解碼時間，（c）解碼閾值，（d）。（右）性能概述及與傳統技術的比較

聯發科發布用于可穿戴設備常開推理的低功耗NPU

TinyNPU：一款基于 3nm 0.06–134.36 μJ/token DCIM 的超低功耗 NPU，適用于可穿戴設備上的常開推理（論文編號：C21.1）

在可穿戴設備領域，電池續航能力有限、計算需求高以及數據傳輸過程中的功耗一直是瓶頸。因此，科學地一個研究團隊計劃發布一項基于3nm工藝的DCIM（內存內數字計算）NPU的研發成果，該NPU可用于可穿戴設備的常開推理（AoR）功能。它擁有512個8位MAC和256KB的片上內存，性能達到1.47 TOPS。據該公司測量，它可使智能眼鏡的電池續航時間長達10天，并且在變壓器模型中，其能效比傳統技術高出31.8倍，使其成為實現下一代節能型常開推理技術的理想選擇。

（左）TinyNPU 應用案例（例如，可穿戴設備中的常開推理）。（中）芯片顯微照片和實測性能。（右）性能概覽及與傳統技術的比較。

NVIDIA發布采用3D堆疊硅光子技術的32Gb/s光接收器

一種采用 3D 堆疊美津子平臺、靈敏度為 -17.3dBm 的差分 TIA 的 32Gb/s 光接收器（論文編號：C20.2）

提高光接收器的靈敏度至關重要，但傳統的單端TIA在信噪比和能效方面存在局限性。NVIDIA目標研究團隊宣布開發出一款基于3D堆疊硅光子（SiPh）平臺的32Gb/s光接收器。它采用單電源供電的差分跨阻放大器 (TIA)，在 32 Gb/s 時光電二極管接收靈敏度 (OMA) 為 -17.3 dBm，在 28 Gb/s 時為 -18.9 dBm，同時在 32 Gb/s 運行時能量效率為 0.484 pJ/bit。該接收器采用的結構是將 7nm FinFET CMOS 電子電路 IC (EIC) 堆疊在65nmPhoton 光子集成電路 (PIC) 采用 Cu-Cu 混合金屬技術。

（左）采用差分 TIA 的所提出的接收器電路配置圖。（中）芯片顯微照片和能效分解圖。（右）性能概述及與傳統技術的比較。