作者 | 萬連山

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今天最火熱的是一個字母：τ。

HW半導體業務總裁何庭波，在國際電路與系統研討會上，正式拋出一個新概念：“韜（τ）定律”。

這是中國企業在全球半導體領域，首次提出指導整個產業發展的全新原則。

它是否真的能適配當下芯片行業，替代摩爾定律成為未來十年產業核心綱領？

01

自從1965年摩爾定律誕生，半導體行業的底層邏輯一向簡單粗暴：幾何縮微。

說白了就是把晶體管越做越小。每18-24個月，同等面積芯片上的晶體管數量翻一倍，性能提升一倍，成本下降一半。

但從90納米、28納米一路狂飆到今天的3納米、2納米，這套邏輯不可避免地撞上了兩堵墻：

物理極限

硅原子的直徑大約是0.22納米，晶格間距約0.54納米。

當制程逼近2納米甚至1納米時，已經不是在做工程了，是在“雕刻原子”。

這時候，一個至今都沒有完美解釋的物理現象出現了：量子隧穿效應。

當控制電流的開關門薄到只有幾個原子那么厚的時候，電子就會像穿墻一樣“漏”過去。開關關不住，電流到處亂跑，帶來的直接后果就是極其恐怖的漏電和發熱。

早在2005年，曾經與摩爾定律并駕齊驅的“登納德縮放定律”就已經宣告失效，芯片行業進入了痛苦的“暗硅時代”。

雖然能塞進更多晶體管，但你不敢同時把它們全打開，因為芯片會瞬間融化。

經濟極限

摩爾定律背后還有一個經常被忽視的“洛克定律”，即芯片制造廠的成本每四年翻一番。

根據臺積電歷年財報和業界預估，建設一座28納米的晶圓廠大約需要60億美元；而到了3納米節點，這個數字飆升到了200億美元起步。

技術越先進，能玩得起的玩家就越少。

20年前全球有幾十家頂級晶圓廠，現在呢？基本只剩下臺積電、三星和英特爾這三家還在牌桌上。

晶體管的成本紅利早就已經徹底消退，微縮的邊際收益斷崖式下跌。

但需求方面，隨著AI軍備賽越來越激烈，又呈指數級暴漲。

一邊是擠牙膏般艱難且死貴的“尺寸微縮”，另一邊是供不應求的算力需求。

這個巨大的剪刀差，就是當前市場最大的痛點。

以“時間（τ）縮微”替代“幾何縮微”為核心的韜（τ）定律，是可能的解法之一。

其中，希臘字母τ代表的是“時間常數”。

在電路里，它主要指RC延遲（電阻-電容延遲），即信號在電路中從A點傳輸到B點、完成一次狀態切換所需的時間。

摩爾定律是“空間維度”：要讓性能變強，就得把晶體管做得得越密越小，讓互連線變得越細，這樣單位面積里數據就越多。

韜定律是“時間維度”：不再死磕把晶體管做得更小，而是系統性地降低時間常數τ。目標是讓信號在系統里跑得更快、走得更短、等待得更少。

打個比方：

北京早高峰堵車，摩爾定律的解決辦法是發明更窄的微型汽車，硬塞進二環里。

韜定律的解法是“優化紅綠燈系統、架設3D立體高架橋、修地鐵、規劃潮汐車道”。車的大小沒變，但通勤時間被大幅壓縮了，整個城市的交通通吐量（性能）實現了躍升。

如果說摩爾定律是“在針尖上建高樓”的微雕技藝，韜定律就是“讓全城交通不再堵塞”的系統級城市規劃。

本質是一次思維實驗，而非技術革命。

02

為了實現“時間縮微”，需要構建一套貫穿四個層級的協同優化體系。

1.器件層面

由于不強求幾納米的制程，工程師可以采用新材料（如背面供電網絡、新接觸面材料），從底層最大限度縮微器件級的時間常數τ。

2.電路層面

突破平面布局的物理邊界，將原本攤在二維平面的邏輯電路，通過3D堆疊技術折疊到三維空間。

原來相隔很遠的兩個模塊，折疊之后極大縮短了關鍵路徑的走線長度，直接把信號傳播的電阻和電容負載打下來。

3.芯片層面

過去芯片設計是黑盒，軟件工程師不管硬件怎么跑。

韜定律要求通過“軟件、架構、芯片”的全棧協同設計，基于實際的工作負載，實現對指令流和數據流的細粒度控制。用算法提高系統的并行度，減少無用的等待時間，從而大幅降低端到端的執行時間。

4.系統層面

簡而言之就是，幾百張AI加速卡，通過靈衢總線連在一起，在軟件層面看來就像是一張擁有無限大顯存的超級卡。

通信時延被極度壓縮，時間常數在系統級被打下來。

這是在登納德縮放定律失效后，全球半導體行業首個在整個計算棧建立統一優化目標的全新理論框架。

其最大的戰略優勢很明顯：繞開尖端光刻依賴，破解卡脖子困局。

用成熟制程的硬件成本，跑出先進制程的性能。

但說了這么多，很多人肯定還是覺得，似乎說來說去都只是表達目標，但具體怎么做，并沒有什么建設性的提議。

是不是有點虛？

一個三十多歲、通過化妝看起來像只有二十歲的女生，和一個真的只有二十歲的女大學生，正常男人會選誰？

你就是說破了天，2nm就是比3nm好，這是不可改變的客觀事實。

或許是為了打消疑慮，證明韜定律不是畫餅，何總承諾今年秋季發布的麒麟新芯片，將完整、率先采用“邏輯折疊技術”，由單層擴展至雙層。

并作出一個大膽目標：不依賴最頂尖的極紫外光刻機，到2031年，高端芯片晶體管密度等效達到1.4 nm制程水平。

但想要達到這個目標，無疑極其困難。

不要無腦吹捧，韜定律有其無法忽視的短板。

第一，設計復雜度太高。邏輯折疊帶來的不僅是布線難度的攀升，更是對散熱的巨大考驗。邏輯層疊在一起，熱量怎么散發出來？這對材料學和熱管理提出了極高要求。

第二，沒有行業標準。摩爾定律有現成的EDA工具箱；韜定律的全新架構意味著很多仿真工具、測試標準都要推倒重來。

即便HW能氪服這些困難，還有一個問題。

這套打法需要從底層器件、芯片架構一路打通到操作系統和總線協議，可以說是HW自研的閉環技術生態。

全球能把四層全棧捏在自己手里的公司，除了蘋果，幾乎找不到第三家。

也就是說：韜定律不具備普適性，生態壁壘太高。

如果是這樣，對整個行業的影響，或許就沒有想象中那么大。

03

其實放眼全球，所有廠家都在變相尋找摩爾定律的替代品。

臺積電的CoWoS、英特爾的Foveros、AMD的3D V-Cache，都在做類似“縮短通信距離、提升系統效率”的嘗試。

但至今為止，并沒有誰敢說自己找到了解決摩爾定律痛點的完美方案。

要么難度太高，要么不具備普適性。

至少在目前，基于摩爾定律的IP設計、EDA工具、晶圓代工、封測，已經形成了完美閉環。

雖然如今缺點明顯，但依然是性價比最高的方案。

當然，這并非否定突破創新。

比如韜定律，不盲目追求尺寸上的“小”，而是追求時間上的“快”與效率上的“高”。

不論是否成功，都是一次偉大的嘗試。（全文完）

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