你敢信嗎？被美國死死卡住光刻機脖子的華為，直接另開了一條芯片新賽道，把全球半導(dǎo)體圈都炸懵了。之前全行業(yè)都在愁摩爾定律要走到頭，現(xiàn)在華為直接掏出“韜τ定律”，說卡了產(chǎn)業(yè)十幾年的最難問題都已經(jīng)搞定了，美媒都直呼華為是“制裁破壞者”，這事到底有多炸裂？

外媒對這件事的態(tài)度特別擰巴，一邊不得不承認華為硬生生闖出來一條新賽道，把老路子的玩家直接拍在沙灘上，一邊又嘴硬酸，說這就是在西方拋棄的堆疊技術(shù)上改改而已。不管他們怎么評價，華為已經(jīng)放出明確目標，2031年要突破等效1.4納米的芯片密度。這事剛出來那天只有路透社等少數(shù)幾家大媒簡單報了下，發(fā)酵一天之后，各路專業(yè)媒體全都下場深度解讀，整體還是西方媒體一貫的路子，有人夸有人踩。

《華爾街日報》肯定了華為選的這條路線確實是非常重要的方向，韜定律靠縮短信號在芯片和整個計算系統(tǒng)里的傳輸時間提性能，和傳統(tǒng)摩爾定律的思路完全不一樣。傳統(tǒng)摩爾定律就是不?？s小晶體管和線路尺寸，往更小的晶圓上塞更多晶體管，華為走的是系統(tǒng)級優(yōu)化的方向。在被外部死死限制的背景下搞出這個東西，確實能幫華為縮小和國外領(lǐng)先芯片的性能差距，這篇報道整體比較正面，就是內(nèi)容不算太深。

美媒TheNextWeb的調(diào)子也差不多，說這套技術(shù)就是華為應(yīng)對美國芯片制裁的“繞道方案”。在美國卡住EUV光刻機、設(shè)計軟件和高帶寬內(nèi)存的前提下，華為干脆不擠傳統(tǒng)制程的獨木橋，選擇靠系統(tǒng)級和架構(gòu)創(chuàng)新繞過制造瓶頸。

Global Semi Research在Substack上的報道就深刻多了，完全是技術(shù)流深度分析，內(nèi)容比很多國內(nèi)報道講的還透徹。文章里說，摩爾定律走到今天，芯片設(shè)計早就碰到天花板了，寄生RC震蕩就是個長期解決不了的難題，EUV本身的分辨率也到頂了，往更低制程走越來越難。不光技術(shù)難，成本也飛漲，一臺EUV設(shè)備就超過1.5億美元，芯片設(shè)計和掩膜成本暴漲，2nm芯片的設(shè)計成本都超過10億美元了。

華為的τ Scaling技術(shù)體系直接避開了所有這些坑，不糾結(jié)晶體管尺寸，轉(zhuǎn)而攻堅“時間常數(shù)τ”也就是信號傳播延遲，τ能跨越12個數(shù)量級，從晶體管的皮秒級一路覆蓋到系統(tǒng)的秒級。文章里還把華為這套技術(shù)和傳統(tǒng)方案的差異講的清清楚楚，有興趣啃專業(yè)內(nèi)容的朋友可以自己找來看。

《Tech Wire Asia》的報道也講的很詳細，比上一篇技術(shù)流通俗易懂多了，還專門給華為的技術(shù)體系做了總結(jié)。報道特別強調(diào)，這不是華為被逼出來的權(quán)宜之計，是在美國制裁封鎖下闖出來的全新出路，這不只是單純的技術(shù)突破，是全棧重構(gòu)，能幫助中國搭建完整的自主半導(dǎo)體生態(tài)。報道最后還拋了個靈魂拷問，全球半導(dǎo)體界到底會認真對待這個貢獻，還是會直接把它扣上政治產(chǎn)物的帽子否定。

《DIGITIMES》的報道更側(cè)重于產(chǎn)業(yè)格局影響，認為華為不光突破了西方封鎖，這套韜戰(zhàn)略還可能徹底改變?nèi)蛐酒a(chǎn)業(yè)的規(guī)則。這不只是應(yīng)對制裁的技術(shù)方案，搞不好會成為后摩爾時代半導(dǎo)體產(chǎn)業(yè)的新框架，對整個全球供應(yīng)鏈都會產(chǎn)生深遠影響。這篇直接把韜定律放到了改變未來芯片格局的戰(zhàn)略高度，評價相當高。

對咱們普通讀者來說，這些專業(yè)內(nèi)容太燒腦，換個通俗點的說法，《SiliconANGLE》的報道就很直白，直接把華為的韜戰(zhàn)略叫做美國制裁戰(zhàn)略的“破壞者”。現(xiàn)在美西方的這套封鎖框架，已經(jīng)攔不住華為往前走了，就像英偉達黃仁勛說的，我們不去中國市場，就全被華為占領(lǐng)了。

不管是夸技術(shù)突破，還是夸華為絕地反擊的韌勁，主流報道都認了這次突破的分量。華為半導(dǎo)體業(yè)務(wù)部總裁何庭波在發(fā)布會最后，還公開邀請全球科學(xué)家和伙伴一起推進這項技術(shù)，說成果要和全世界分享。一邊是中國開放共享，一邊是美西方死命封鎖，對比起來真的挺諷刺。

當然有人夸就有人杠，外媒有說這不就是簡單的內(nèi)存堆疊嘛，也有專業(yè)網(wǎng)友說邏輯芯片這么搞就是災(zāi)難，散熱根本解決不了。還有人提，美國當年就玩過邏輯折疊，最后時鐘同步問題根本搞不定，不了了之。這些問題說的其實都對，專業(yè)人士能看到的問題，華為肯定也碰到了。但歐美工程師解決不了，不代表中國工程師也解決不了啊，華為還真就把這些問題都搞定了。

華為搞的是邏輯折疊，不是內(nèi)存芯片堆疊，兩個東西看起來像，技術(shù)難度根本不在一個量級。咱們普通人捋一捋就懂，現(xiàn)在的主流高端芯片，都是把兩三百億到四百億個晶體管做在一片硅片上，本來幾十平方公里才能放下的元件，全縮小到指甲蓋大小，整個流程里最難最貴的就是光刻。想要做更小制程的芯片，就得用波長更短的EUV光刻機，我們現(xiàn)在被卡住的就是這個。

之前所有人都在一個平面上擠破頭，為啥不能往縱向發(fā)展？用我們能搞定的DUV做芯片，一層一層往上堆不行嗎？其實早有人想到這個思路了，為啥一直沒做成？核心問題卡了幾十年。現(xiàn)在內(nèi)存堆疊都做到三百多層了，那是因為內(nèi)存發(fā)熱量小，不需要大風(fēng)扇散熱，邏輯芯片不一樣，CPU不裝大風(fēng)扇都壓不住溫度，堆疊之后層間間隙才微米級，根本散不出去熱。華為用的方案太絕了，芯片襯底、封裝基板、界面材料全環(huán)節(jié)用人造金剛石散熱，人造金剛石導(dǎo)熱率是銅的5倍，還絕緣不導(dǎo)電，既解決了高密度堆疊的短路問題，散熱效果也遠超傳統(tǒng)方案。

第二個大問題是層間互聯(lián)，現(xiàn)在CPU焊到主板上用錫球BGA就夠了，芯片內(nèi)部層間連接可是微米級的操作，比螺螄殼里開萬人大會還難。華為的方案是超細間距混合鍵合加銅銅直接鍵合，先把表面拋得超光滑，再等離子活化出羥基，一接觸就靠范德華力吸住，加熱之后銅膨脹填滿縫隙，銅原子直接跨界面擴散，兩層直接變成一塊整體，沒空隙沒虛焊也不用焊料，想疊多少層再來一次就行。折疊后的間隙不到1微米，原來用錫球至少要100微米，垂直密度直接提升100倍以上。

第三個也是最頭疼的時鐘同步問題，同一層芯片還能靠對稱布線讓所有觸發(fā)器同步，跨層之后時鐘走垂直通道，電阻電容延遲都和水平走線完全不一樣，時鐘偏差直接就能讓芯片崩潰。美國當年栽就栽在這里，垂直延遲、溫度漂移、工藝偏差一直在變，靜態(tài)校準根本追不上動態(tài)變化。華為的解決思路特別巧妙，每層給一個獨立時鐘，動態(tài)微調(diào)相位，數(shù)據(jù)什么時候到，時鐘節(jié)拍就什么時候等它，誤差直接壓到0.1皮秒以內(nèi)，這就是發(fā)布會說的時間縮放動態(tài)時鐘校準。

按發(fā)布會上給出的數(shù)據(jù)，同制程下晶體管密度可以提升53.5%，7納米制程連續(xù)折疊三次，就能達到2納米制程同等密度。也就是說在光刻機受限制的情況下，我們用7納米制程就能做到和2納米同級別的性能，華為也定了清晰的目標，2031年做到等效1.4納米等級的邏輯折疊芯片，那只需要在7納米基礎(chǔ)上折疊七次就夠了。

很多人覺得這套方案就是解決了光刻機被卡的問題，其實遠不止于此。傳統(tǒng)平面芯片技術(shù)早就快速逼近物理極限了，10納米以下就需要考慮量子隧穿效應(yīng)的影響，到2納米、3納米已經(jīng)變成大麻煩，隧穿會導(dǎo)致漏電發(fā)熱功耗失控，制程進步帶來的優(yōu)勢早就被這些問題抵消了，這就是大家說摩爾定律失效的核心原因。

用折疊技術(shù)，我們可以用不存在量子隧穿問題的7納米工藝，折疊出等效1.4納米甚至更低制程的芯片，摩爾定律直接就能再續(xù)命幾十年。要是以后傳統(tǒng)2納米制程也搞定了量子隧穿問題，在此基礎(chǔ)上再折疊七八次，等效就能做到0.446納米，按現(xiàn)在手機CPU120平方毫米的面積算，晶體管總數(shù)能達到7950億，是目前主流CPU晶體管總數(shù)的15倍以上，摩爾定律至少還能支撐三十年。

參考資料：環(huán)球時報 華為發(fā)布全新芯片技術(shù)體系引全球關(guān)注